target/linux/atheros/patches-3.18/100-board.patch

   1 --- a/arch/mips/Kconfig
   2 +++ b/arch/mips/Kconfig
   3 @@ -96,6 +96,19 @@ config AR7
   4           Support for the Texas Instruments AR7 System-on-a-Chip
   5           family: TNETD7100, 7200 and 7300.
   6
   7 +config ATH25
   8 +       bool "Atheros 231x/531x SoC support"
   9 +       select CEVT_R4K
  10 +       select CSRC_R4K
  11 +       select DMA_NONCOHERENT
  12 +       select IRQ_CPU
  13 +       select SYS_HAS_CPU_MIPS32_R1
  14 +       select SYS_SUPPORTS_BIG_ENDIAN
  15 +       select SYS_SUPPORTS_32BIT_KERNEL
  16 +       select ARCH_REQUIRE_GPIOLIB
  17 +       help
  18 +         Support for AR231x and AR531x based boards
  19 +
  20  config ATH79
  21         bool "Atheros AR71XX/AR724X/AR913X based boards"
  22         select ARCH_REQUIRE_GPIOLIB
  23 @@ -834,6 +847,7 @@ config MIPS_PARAVIRT
  24
  25  endchoice
  26
  27 +source "arch/mips/ath25/Kconfig"
  28  source "arch/mips/alchemy/Kconfig"
  29  source "arch/mips/ath79/Kconfig"
  30  source "arch/mips/bcm47xx/Kconfig"
  31 --- a/arch/mips/Kbuild.platforms
  32 +++ b/arch/mips/Kbuild.platforms
  33 @@ -2,6 +2,7 @@
  34
  35  platforms += alchemy
  36  platforms += ar7
  37 +platforms += ath25
  38  platforms += ath79
  39  platforms += bcm47xx
  40  platforms += bcm63xx
  41 --- /dev/null
  42 +++ b/arch/mips/ath25/Platform
  43 @@ -0,0 +1,6 @@
  44 +#
  45 +# Atheros AR531X/AR231X WiSoC
  46 +#
  47 +platform-$(CONFIG_ATH25)       += ath25/
  48 +cflags-$(CONFIG_ATH25)         += -I$(srctree)/arch/mips/include/asm/mach-ath25
  49 +load-$(CONFIG_ATH25)           += 0xffffffff80041000
  50 --- /dev/null
  51 +++ b/arch/mips/ath25/Kconfig
  52 @@ -0,0 +1,9 @@
  53 +config SOC_AR5312
  54 +       bool "Atheros 5312/2312+ support"
  55 +       depends on ATH25
  56 +       default y
  57 +
  58 +config SOC_AR2315
  59 +       bool "Atheros 2315+ support"
  60 +       depends on ATH25
  61 +       default y
  62 --- /dev/null
  63 +++ b/arch/mips/ath25/Makefile
  64 @@ -0,0 +1,13 @@
  65 +#
  66 +# This file is subject to the terms and conditions of the GNU General Public
  67 +# License.  See the file "COPYING" in the main directory of this archive
  68 +# for more details.
  69 +#
  70 +# Copyright (C) 2006 FON Technology, SL.
  71 +# Copyright (C) 2006 Imre Kaloz <kaloz@openwrt.org>
  72 +# Copyright (C) 2006-2009 Felix Fietkau <nbd@openwrt.org>
  73 +#
  74 +
  75 +obj-y += board.o prom.o devices.o
  76 +obj-$(CONFIG_SOC_AR5312) += ar5312.o
  77 +obj-$(CONFIG_SOC_AR2315) += ar2315.o
  78 --- /dev/null
  79 +++ b/arch/mips/ath25/board.c
  80 @@ -0,0 +1,234 @@
  81 +/*
  82 + * This file is subject to the terms and conditions of the GNU General Public
  83 + * License.  See the file "COPYING" in the main directory of this archive
  84 + * for more details.
  85 + *
  86 + * Copyright (C) 2003 Atheros Communications, Inc.,  All Rights Reserved.
  87 + * Copyright (C) 2006 FON Technology, SL.
  88 + * Copyright (C) 2006 Imre Kaloz <kaloz@openwrt.org>
  89 + * Copyright (C) 2006-2009 Felix Fietkau <nbd@openwrt.org>
  90 + */
  91 +
  92 +#include <generated/autoconf.h>
  93 +#include <linux/init.h>
  94 +#include <linux/module.h>
  95 +#include <linux/types.h>
  96 +#include <linux/string.h>
  97 +#include <linux/platform_device.h>
  98 +#include <linux/kernel.h>
  99 +#include <linux/random.h>
 100 +#include <linux/etherdevice.h>
 101 +#include <linux/irq.h>
 102 +#include <linux/io.h>
 103 +#include <asm/irq_cpu.h>
 104 +#include <asm/reboot.h>
 105 +#include <asm/bootinfo.h>
 106 +#include <asm/time.h>
 107 +
 108 +#include <ath25_platform.h>
 109 +#include "devices.h"
 110 +#include "ar5312.h"
 111 +#include "ar2315.h"
 112 +
 113 +void (*ath25_irq_dispatch)(void);
 114 +
 115 +static inline bool check_radio_magic(u8 *addr)
 116 +{
 117 +       addr += 0x7a; /* offset for flash magic */
 118 +       return (addr[0] == 0x5a) && (addr[1] == 0xa5);
 119 +}
 120 +
 121 +static inline bool check_notempty(u8 *addr)
 122 +{
 123 +       return *(u32 *)addr != 0xffffffff;
 124 +}
 125 +
 126 +static inline bool check_board_data(u8 *flash_limit, u8 *addr, bool broken)
 127 +{
 128 +       /* config magic found */
 129 +       if (*((u32 *)addr) == ATH25_BD_MAGIC)
 130 +               return true;
 131 +
 132 +       if (!broken)
 133 +               return false;
 134 +
 135 +       if (check_radio_magic(addr + 0xf8))
 136 +               ath25_board.radio = addr + 0xf8;
 137 +       if ((addr < flash_limit + 0x10000) &&
 138 +           check_radio_magic(addr + 0x10000))
 139 +               ath25_board.radio = addr + 0x10000;
 140 +
 141 +       if (ath25_board.radio) {
 142 +               /* broken board data detected, use radio data to find the
 143 +                * offset, user will fix this */
 144 +               return true;
 145 +       }
 146 +
 147 +       return false;
 148 +}
 149 +
 150 +static u8 * __init find_board_config(u8 *flash_limit, bool broken)
 151 +{
 152 +       u8 *addr;
 153 +       u8 *begin = flash_limit - 0x1000;
 154 +       u8 *end = flash_limit - 0x30000;
 155 +
 156 +       for (addr = begin; addr >= end; addr -= 0x1000)
 157 +               if (check_board_data(flash_limit, addr, broken))
 158 +                       return addr;
 159 +
 160 +       return NULL;
 161 +}
 162 +
 163 +static u8 * __init find_radio_config(u8 *flash_limit, u8 *bcfg)
 164 +{
 165 +       u8 *rcfg, *begin, *end;
 166 +
 167 +       /*
 168 +        * Now find the start of Radio Configuration data, using heuristics:
 169 +        * Search forward from Board Configuration data by 0x1000 bytes
 170 +        * at a time until we find non-0xffffffff.
 171 +        */
 172 +       begin = bcfg + 0x1000;
 173 +       end = flash_limit;
 174 +       for (rcfg = begin; rcfg < end; rcfg += 0x1000)
 175 +               if (check_notempty(rcfg) && check_radio_magic(rcfg))
 176 +                       return rcfg;
 177 +
 178 +       /* AR2316 relocates radio config to new location */
 179 +       begin = bcfg + 0xf8;
 180 +       end = flash_limit - 0x1000 + 0xf8;
 181 +       for (rcfg = begin; rcfg < end; rcfg += 0x1000)
 182 +               if (check_notempty(rcfg) && check_radio_magic(rcfg))
 183 +                       return rcfg;
 184 +
 185 +       pr_warn("WARNING: Could not find Radio Configuration data\n");
 186 +
 187 +       return NULL;
 188 +}
 189 +
 190 +int __init ath25_find_config(u8 *flash_limit)
 191 +{
 192 +       struct ath25_boarddata *config;
 193 +       unsigned int rcfg_size;
 194 +       int broken_boarddata = 0;
 195 +       u8 *bcfg, *rcfg;
 196 +       u8 *board_data;
 197 +       u8 *radio_data;
 198 +       u8 *mac_addr;
 199 +       u32 offset;
 200 +
 201 +       ath25_board.config = NULL;
 202 +       ath25_board.radio = NULL;
 203 +       /* Copy the board and radio data to RAM, because accessing the mapped
 204 +        * memory of the flash directly after booting is not safe */
 205 +
 206 +       /* Try to find valid board and radio data */
 207 +       bcfg = find_board_config(flash_limit, false);
 208 +
 209 +       /* If that fails, try to at least find valid radio data */
 210 +       if (!bcfg) {
 211 +               bcfg = find_board_config(flash_limit, true);
 212 +               broken_boarddata = 1;
 213 +       }
 214 +
 215 +       if (!bcfg) {
 216 +               pr_warn("WARNING: No board configuration data found!\n");
 217 +               return -ENODEV;
 218 +       }
 219 +
 220 +       board_data = kzalloc(BOARD_CONFIG_BUFSZ, GFP_KERNEL);
 221 +       ath25_board.config = (struct ath25_boarddata *)board_data;
 222 +       memcpy(board_data, bcfg, 0x100);
 223 +       if (broken_boarddata) {
 224 +               pr_warn("WARNING: broken board data detected\n");
 225 +               config = ath25_board.config;
 226 +               if (is_zero_ether_addr(config->enet0_mac)) {
 227 +                       pr_info("Fixing up empty mac addresses\n");
 228 +                       config->reset_config_gpio = 0xffff;
 229 +                       config->sys_led_gpio = 0xffff;
 230 +                       random_ether_addr(config->wlan0_mac);
 231 +                       config->wlan0_mac[0] &= ~0x06;
 232 +                       random_ether_addr(config->enet0_mac);
 233 +                       random_ether_addr(config->enet1_mac);
 234 +               }
 235 +       }
 236 +
 237 +       /* Radio config starts 0x100 bytes after board config, regardless
 238 +        * of what the physical layout on the flash chip looks like */
 239 +
 240 +       if (ath25_board.radio)
 241 +               rcfg = (u8 *)ath25_board.radio;
 242 +       else
 243 +               rcfg = find_radio_config(flash_limit, bcfg);
 244 +
 245 +       if (!rcfg)
 246 +               return -ENODEV;
 247 +
 248 +       radio_data = board_data + 0x100 + ((rcfg - bcfg) & 0xfff);
 249 +       ath25_board.radio = radio_data;
 250 +       offset = radio_data - board_data;
 251 +       pr_info("Radio config found at offset 0x%x (0x%x)\n", rcfg - bcfg,
 252 +               offset);
 253 +       rcfg_size = BOARD_CONFIG_BUFSZ - offset;
 254 +       memcpy(radio_data, rcfg, rcfg_size);
 255 +
 256 +       mac_addr = &radio_data[0x1d * 2];
 257 +       if (is_broadcast_ether_addr(mac_addr)) {
 258 +               pr_info("Radio MAC is blank; using board-data\n");
 259 +               ether_addr_copy(mac_addr, ath25_board.config->wlan0_mac);
 260 +       }
 261 +
 262 +       return 0;
 263 +}
 264 +
 265 +static void ath25_halt(void)
 266 +{
 267 +       local_irq_disable();
 268 +       while (1)
 269 +               ;
 270 +}
 271 +
 272 +void __init plat_mem_setup(void)
 273 +{
 274 +       _machine_halt = ath25_halt;
 275 +       pm_power_off = ath25_halt;
 276 +
 277 +       if (is_ar5312())
 278 +               ar5312_plat_mem_setup();
 279 +       else
 280 +               ar2315_plat_mem_setup();
 281 +
 282 +       /* Disable data watchpoints */
 283 +       write_c0_watchlo0(0);
 284 +}
 285 +
 286 +asmlinkage void plat_irq_dispatch(void)
 287 +{
 288 +       ath25_irq_dispatch();
 289 +}
 290 +
 291 +void __init plat_time_init(void)
 292 +{
 293 +       if (is_ar5312())
 294 +               ar5312_plat_time_init();
 295 +       else
 296 +               ar2315_plat_time_init();
 297 +}
 298 +
 299 +unsigned int __cpuinit get_c0_compare_int(void)
 300 +{
 301 +       return CP0_LEGACY_COMPARE_IRQ;
 302 +}
 303 +
 304 +void __init arch_init_irq(void)
 305 +{
 306 +       clear_c0_status(ST0_IM);
 307 +       mips_cpu_irq_init();
 308 +
 309 +       /* Initialize interrupt controllers */
 310 +       if (is_ar5312())
 311 +               ar5312_arch_init_irq();
 312 +       else
 313 +               ar2315_arch_init_irq();
 314 +}
 315 --- /dev/null
 316 +++ b/arch/mips/ath25/prom.c
 317 @@ -0,0 +1,26 @@
 318 +/*
 319 + * This file is subject to the terms and conditions of the GNU General Public
 320 + * License.  See the file "COPYING" in the main directory of this archive
 321 + * for more details.
 322 + *
 323 + * Copyright MontaVista Software Inc
 324 + * Copyright (C) 2003 Atheros Communications, Inc.,  All Rights Reserved.
 325 + * Copyright (C) 2006 FON Technology, SL.
 326 + * Copyright (C) 2006 Imre Kaloz <kaloz@openwrt.org>
 327 + * Copyright (C) 2006 Felix Fietkau <nbd@openwrt.org>
 328 + */
 329 +
 330 +/*
 331 + * Prom setup file for ar231x
 332 + */
 333 +
 334 +#include <linux/init.h>
 335 +#include <asm/bootinfo.h>
 336 +
 337 +void __init prom_init(void)
 338 +{
 339 +}
 340 +
 341 +void __init prom_free_prom_memory(void)
 342 +{
 343 +}
 344 --- /dev/null
 345 +++ b/arch/mips/include/asm/mach-ath25/ath25_platform.h
 346 @@ -0,0 +1,84 @@
 347 +#ifndef __ASM_MACH_ATH25_PLATFORM_H
 348 +#define __ASM_MACH_ATH25_PLATFORM_H
 349 +
 350 +#include <linux/etherdevice.h>
 351 +
 352 +/*
 353 + * This is board-specific data that is stored in a "fixed" location in flash.
 354 + * It is shared across operating systems, so it should not be changed lightly.
 355 + * The main reason we need it is in order to extract the ethernet MAC
 356 + * address(es).
 357 + */
 358 +struct ath25_boarddata {
 359 +       u32 magic;                   /* board data is valid */
 360 +#define ATH25_BD_MAGIC 0x35333131    /* "5311", for all 531x/231x platforms */
 361 +       u16 cksum;                   /* checksum (starting with BD_REV 2) */
 362 +       u16 rev;                     /* revision of this struct */
 363 +#define BD_REV 4
 364 +       char board_name[64];         /* Name of board */
 365 +       u16 major;                   /* Board major number */
 366 +       u16 minor;                   /* Board minor number */
 367 +       u32 flags;                   /* Board configuration */
 368 +#define BD_ENET0        0x00000001   /* ENET0 is stuffed */
 369 +#define BD_ENET1        0x00000002   /* ENET1 is stuffed */
 370 +#define BD_UART1        0x00000004   /* UART1 is stuffed */
 371 +#define BD_UART0        0x00000008   /* UART0 is stuffed (dma) */
 372 +#define BD_RSTFACTORY   0x00000010   /* Reset factory defaults stuffed */
 373 +#define BD_SYSLED       0x00000020   /* System LED stuffed */
 374 +#define BD_EXTUARTCLK   0x00000040   /* External UART clock */
 375 +#define BD_CPUFREQ      0x00000080   /* cpu freq is valid in nvram */
 376 +#define BD_SYSFREQ      0x00000100   /* sys freq is set in nvram */
 377 +#define BD_WLAN0        0x00000200   /* Enable WLAN0 */
 378 +#define BD_MEMCAP       0x00000400   /* CAP SDRAM @ mem_cap for testing */
 379 +#define BD_DISWATCHDOG  0x00000800   /* disable system watchdog */
 380 +#define BD_WLAN1        0x00001000   /* Enable WLAN1 (ar5212) */
 381 +#define BD_ISCASPER     0x00002000   /* FLAG for AR2312 */
 382 +#define BD_WLAN0_2G_EN  0x00004000   /* FLAG for radio0_2G */
 383 +#define BD_WLAN0_5G_EN  0x00008000   /* FLAG for radio0_2G */
 384 +#define BD_WLAN1_2G_EN  0x00020000   /* FLAG for radio0_2G */
 385 +#define BD_WLAN1_5G_EN  0x00040000   /* FLAG for radio0_2G */
 386 +       u16 reset_config_gpio;       /* Reset factory GPIO pin */
 387 +       u16 sys_led_gpio;            /* System LED GPIO pin */
 388 +
 389 +       u32 cpu_freq;                /* CPU core frequency in Hz */
 390 +       u32 sys_freq;                /* System frequency in Hz */
 391 +       u32 cnt_freq;                /* Calculated C0_COUNT frequency */
 392 +
 393 +       u8  wlan0_mac[ETH_ALEN];
 394 +       u8  enet0_mac[ETH_ALEN];
 395 +       u8  enet1_mac[ETH_ALEN];
 396 +
 397 +       u16 pci_id;                  /* Pseudo PCIID for common code */
 398 +       u16 mem_cap;                 /* cap bank1 in MB */
 399 +
 400 +       /* version 3 */
 401 +       u8  wlan1_mac[ETH_ALEN];     /* (ar5212) */
 402 +};
 403 +
 404 +#define BOARD_CONFIG_BUFSZ             0x1000
 405 +
 406 +/*
 407 + * Platform device information for the Wireless MAC
 408 + */
 409 +struct ar231x_board_config {
 410 +       u16 devid;
 411 +
 412 +       /* board config data */
 413 +       struct ath25_boarddata *config;
 414 +
 415 +       /* radio calibration data */
 416 +       const char *radio;
 417 +};
 418 +
 419 +/*
 420 + * Platform device information for the Ethernet MAC
 421 + */
 422 +struct ar231x_eth {
 423 +       void (*reset_set)(u32);
 424 +       void (*reset_clear)(u32);
 425 +       u32 reset_mac;
 426 +       u32 reset_phy;
 427 +       char *macaddr;
 428 +};
 429 +
 430 +#endif /* __ASM_MACH_ATH25_PLATFORM_H */
 431 --- /dev/null
 432 +++ b/arch/mips/include/asm/mach-ath25/cpu-feature-overrides.h
 433 @@ -0,0 +1,64 @@
 434 +/*
 435 + *  Atheros AR231x/AR531x SoC specific CPU feature overrides
 436 + *
 437 + *  Copyright (C) 2008 Gabor Juhos <juhosg@openwrt.org>
 438 + *
 439 + *  This file was derived from: include/asm-mips/cpu-features.h
 440 + *     Copyright (C) 2003, 2004 Ralf Baechle
 441 + *     Copyright (C) 2004 Maciej W. Rozycki
 442 + *
 443 + *  This program is free software; you can redistribute it and/or modify it
 444 + *  under the terms of the GNU General Public License version 2 as published
 445 + *  by the Free Software Foundation.
 446 + *
 447 + */
 448 +#ifndef __ASM_MACH_ATH25_CPU_FEATURE_OVERRIDES_H
 449 +#define __ASM_MACH_ATH25_CPU_FEATURE_OVERRIDES_H
 450 +
 451 +/*
 452 + * The Atheros AR531x/AR231x SoCs have MIPS 4Kc/4KEc core.
 453 + */
 454 +#define cpu_has_tlb                    1
 455 +#define cpu_has_4kex                   1
 456 +#define cpu_has_3k_cache               0
 457 +#define cpu_has_4k_cache               1
 458 +#define cpu_has_tx39_cache             0
 459 +#define cpu_has_sb1_cache              0
 460 +#define cpu_has_fpu                    0
 461 +#define cpu_has_32fpr                  0
 462 +#define cpu_has_counter                        1
 463 +#define cpu_has_ejtag                  1
 464 +
 465 +#if !defined(CONFIG_SOC_AR5312)
 466 +#  define cpu_has_llsc                 1
 467 +#else
 468 +/*
 469 + * The MIPS 4Kc V0.9 core in the AR5312/AR2312 have problems with the
 470 + * ll/sc instructions.
 471 + */
 472 +#  define cpu_has_llsc                 0
 473 +#endif
 474 +
 475 +#define cpu_has_mips16                 0
 476 +#define cpu_has_mdmx                   0
 477 +#define cpu_has_mips3d                 0
 478 +#define cpu_has_smartmips              0
 479 +
 480 +#define cpu_has_mips32r1               1
 481 +
 482 +#if !defined(CONFIG_SOC_AR5312)
 483 +#  define cpu_has_mips32r2             1
 484 +#endif
 485 +
 486 +#define cpu_has_mips64r1               0
 487 +#define cpu_has_mips64r2               0
 488 +
 489 +#define cpu_has_dsp                    0
 490 +#define cpu_has_mipsmt                 0
 491 +
 492 +#define cpu_has_64bits                 0
 493 +#define cpu_has_64bit_zero_reg         0
 494 +#define cpu_has_64bit_gp_regs          0
 495 +#define cpu_has_64bit_addresses                0
 496 +
 497 +#endif /* __ASM_MACH_ATH25_CPU_FEATURE_OVERRIDES_H */
 498 --- /dev/null
 499 +++ b/arch/mips/include/asm/mach-ath25/dma-coherence.h
 500 @@ -0,0 +1,82 @@
 501 +/*
 502 + * This file is subject to the terms and conditions of the GNU General Public
 503 + * License.  See the file "COPYING" in the main directory of this archive
 504 + * for more details.
 505 + *
 506 + * Copyright (C) 2006  Ralf Baechle <ralf@linux-mips.org>
 507 + * Copyright (C) 2007  Felix Fietkau <nbd@openwrt.org>
 508 + *
 509 + */
 510 +#ifndef __ASM_MACH_ATH25_DMA_COHERENCE_H
 511 +#define __ASM_MACH_ATH25_DMA_COHERENCE_H
 512 +
 513 +#include <linux/device.h>
 514 +
 515 +/*
 516 + * We need some arbitrary non-zero value to be programmed to the BAR1 register
 517 + * of PCI host controller to enable DMA. The same value should be used as the
 518 + * offset to calculate the physical address of DMA buffer for PCI devices.
 519 + */
 520 +#define AR2315_PCI_HOST_SDRAM_BASEADDR 0x20000000
 521 +
 522 +static inline dma_addr_t ath25_dev_offset(struct device *dev)
 523 +{
 524 +#ifdef CONFIG_PCI
 525 +       extern struct bus_type pci_bus_type;
 526 +
 527 +       if (dev && dev->bus == &pci_bus_type)
 528 +               return AR2315_PCI_HOST_SDRAM_BASEADDR;
 529 +#endif
 530 +       return 0;
 531 +}
 532 +
 533 +static inline dma_addr_t
 534 +plat_map_dma_mem(struct device *dev, void *addr, size_t size)
 535 +{
 536 +       return virt_to_phys(addr) + ath25_dev_offset(dev);
 537 +}
 538 +
 539 +static inline dma_addr_t
 540 +plat_map_dma_mem_page(struct device *dev, struct page *page)
 541 +{
 542 +       return page_to_phys(page) + ath25_dev_offset(dev);
 543 +}
 544 +
 545 +static inline unsigned long
 546 +plat_dma_addr_to_phys(struct device *dev, dma_addr_t dma_addr)
 547 +{
 548 +       return dma_addr - ath25_dev_offset(dev);
 549 +}
 550 +
 551 +static inline void
 552 +plat_unmap_dma_mem(struct device *dev, dma_addr_t dma_addr, size_t size,
 553 +                  enum dma_data_direction direction)
 554 +{
 555 +}
 556 +
 557 +static inline int plat_dma_supported(struct device *dev, u64 mask)
 558 +{
 559 +       return 1;
 560 +}
 561 +
 562 +static inline void plat_extra_sync_for_device(struct device *dev)
 563 +{
 564 +}
 565 +
 566 +static inline int plat_dma_mapping_error(struct device *dev,
 567 +                                        dma_addr_t dma_addr)
 568 +{
 569 +       return 0;
 570 +}
 571 +
 572 +static inline int plat_device_is_coherent(struct device *dev)
 573 +{
 574 +#ifdef CONFIG_DMA_COHERENT
 575 +       return 1;
 576 +#endif
 577 +#ifdef CONFIG_DMA_NONCOHERENT
 578 +       return 0;
 579 +#endif
 580 +}
 581 +
 582 +#endif /* __ASM_MACH_ATH25_DMA_COHERENCE_H */
 583 --- /dev/null
 584 +++ b/arch/mips/include/asm/mach-ath25/gpio.h
 585 @@ -0,0 +1,16 @@
 586 +#ifndef __ASM_MACH_ATH25_GPIO_H
 587 +#define __ASM_MACH_ATH25_GPIO_H
 588 +
 589 +#include <asm-generic/gpio.h>
 590 +
 591 +#define gpio_get_value __gpio_get_value
 592 +#define gpio_set_value __gpio_set_value
 593 +#define gpio_cansleep __gpio_cansleep
 594 +#define gpio_to_irq __gpio_to_irq
 595 +
 596 +static inline int irq_to_gpio(unsigned irq)
 597 +{
 598 +       return -EINVAL;
 599 +}
 600 +
 601 +#endif /* __ASM_MACH_ATH25_GPIO_H */
 602 --- /dev/null
 603 +++ b/arch/mips/include/asm/mach-ath25/war.h
 604 @@ -0,0 +1,25 @@
 605 +/*
 606 + * This file is subject to the terms and conditions of the GNU General Public
 607 + * License.  See the file "COPYING" in the main directory of this archive
 608 + * for more details.
 609 + *
 610 + * Copyright (C) 2008 Felix Fietkau <nbd@openwrt.org>
 611 + */
 612 +#ifndef __ASM_MACH_ATH25_WAR_H
 613 +#define __ASM_MACH_ATH25_WAR_H
 614 +
 615 +#define R4600_V1_INDEX_ICACHEOP_WAR    0
 616 +#define R4600_V1_HIT_CACHEOP_WAR       0
 617 +#define R4600_V2_HIT_CACHEOP_WAR       0
 618 +#define R5432_CP0_INTERRUPT_WAR                0
 619 +#define BCM1250_M3_WAR                 0
 620 +#define SIBYTE_1956_WAR                        0
 621 +#define MIPS4K_ICACHE_REFILL_WAR       0
 622 +#define MIPS_CACHE_SYNC_WAR            0
 623 +#define TX49XX_ICACHE_INDEX_INV_WAR    0
 624 +#define RM9000_CDEX_SMP_WAR            0
 625 +#define ICACHE_REFILLS_WORKAROUND_WAR  0
 626 +#define R10000_LLSC_WAR                        0
 627 +#define MIPS34K_MISSED_ITLB_WAR                0
 628 +
 629 +#endif /* __ASM_MACH_ATH25_WAR_H */
 630 --- /dev/null
 631 +++ b/arch/mips/include/asm/mach-ath25/ar2315_regs.h
 632 @@ -0,0 +1,601 @@
 633 +/*
 634 + * Register definitions for AR2315+
 635 + *
 636 + * This file is subject to the terms and conditions of the GNU General Public
 637 + * License.  See the file "COPYING" in the main directory of this archive
 638 + * for more details.
 639 + *
 640 + * Copyright (C) 2003 Atheros Communications, Inc.,  All Rights Reserved.
 641 + * Copyright (C) 2006 FON Technology, SL.
 642 + * Copyright (C) 2006 Imre Kaloz <kaloz@openwrt.org>
 643 + * Copyright (C) 2006-2008 Felix Fietkau <nbd@openwrt.org>
 644 + */
 645 +
 646 +#ifndef __ASM_MACH_ATH25_AR2315_REGS_H
 647 +#define __ASM_MACH_ATH25_AR2315_REGS_H
 648 +
 649 +/*
 650 + * IRQs
 651 + */
 652 +#define AR2315_IRQ_MISC_INTRS   (MIPS_CPU_IRQ_BASE+2) /* C0_CAUSE: 0x0400 */
 653 +#define AR2315_IRQ_WLAN0_INTRS  (MIPS_CPU_IRQ_BASE+3) /* C0_CAUSE: 0x0800 */
 654 +#define AR2315_IRQ_ENET0_INTRS  (MIPS_CPU_IRQ_BASE+4) /* C0_CAUSE: 0x1000 */
 655 +#define AR2315_IRQ_LCBUS_PCI    (MIPS_CPU_IRQ_BASE+5) /* C0_CAUSE: 0x2000 */
 656 +#define AR2315_IRQ_WLAN0_POLL   (MIPS_CPU_IRQ_BASE+6) /* C0_CAUSE: 0x4000 */
 657 +
 658 +/*
 659 + * Miscellaneous interrupts, which share IP2.
 660 + */
 661 +#define AR2315_MISC_IRQ_UART0          (AR231X_MISC_IRQ_BASE+0)
 662 +#define AR2315_MISC_IRQ_I2C_RSVD       (AR231X_MISC_IRQ_BASE+1)
 663 +#define AR2315_MISC_IRQ_SPI            (AR231X_MISC_IRQ_BASE+2)
 664 +#define AR2315_MISC_IRQ_AHB            (AR231X_MISC_IRQ_BASE+3)
 665 +#define AR2315_MISC_IRQ_APB            (AR231X_MISC_IRQ_BASE+4)
 666 +#define AR2315_MISC_IRQ_TIMER          (AR231X_MISC_IRQ_BASE+5)
 667 +#define AR2315_MISC_IRQ_GPIO           (AR231X_MISC_IRQ_BASE+6)
 668 +#define AR2315_MISC_IRQ_WATCHDOG       (AR231X_MISC_IRQ_BASE+7)
 669 +#define AR2315_MISC_IRQ_IR_RSVD                (AR231X_MISC_IRQ_BASE+8)
 670 +#define AR2315_MISC_IRQ_COUNT          9
 671 +
 672 +/*
 673 + * PCI interrupts, which share IP5
 674 + * Keep ordered according to AR2315_PCI_INT_XXX bits
 675 + */
 676 +#define AR2315_PCI_IRQ_BASE            0x50
 677 +#define AR2315_PCI_IRQ_EXT             (AR2315_PCI_IRQ_BASE+0)
 678 +#define AR2315_PCI_IRQ_ABORT           (AR2315_PCI_IRQ_BASE+1)
 679 +#define AR2315_PCI_IRQ_COUNT           2
 680 +#define AR2315_PCI_IRQ_SHIFT           25      /* in AR2315_PCI_INT_STATUS */
 681 +
 682 +/*
 683 + * Address map
 684 + */
 685 +#define AR2315_SPI_READ         0x08000000      /* SPI FLASH */
 686 +#define AR2315_WLAN0            0x10000000      /* Wireless MMR */
 687 +#define AR2315_PCI              0x10100000      /* PCI MMR */
 688 +#define AR2315_SDRAMCTL         0x10300000      /* SDRAM MMR */
 689 +#define AR2315_LOCAL            0x10400000      /* LOCAL BUS MMR */
 690 +#define AR2315_ENET0            0x10500000      /* ETHERNET MMR */
 691 +#define AR2315_DSLBASE          0x11000000      /* RESET CONTROL MMR */
 692 +#define AR2315_UART0            0x11100000      /* UART MMR */
 693 +#define AR2315_SPI_MMR          0x11300000      /* SPI FLASH MMR */
 694 +#define AR2315_PCIEXT           0x80000000      /* pci external */
 695 +#define AR2315_PCIEXT_SZ       0x40000000
 696 +
 697 +/* MII registers offset inside Ethernet MMR region */
 698 +#define AR2315_ENET0_MII       (AR2315_ENET0 + 0x14)
 699 +
 700 +/*
 701 + * Cold reset register
 702 + */
 703 +#define AR2315_COLD_RESET       (AR2315_DSLBASE + 0x0000)
 704 +
 705 +#define AR2315_RESET_COLD_AHB              0x00000001
 706 +#define AR2315_RESET_COLD_APB              0x00000002
 707 +#define AR2315_RESET_COLD_CPU              0x00000004
 708 +#define AR2315_RESET_COLD_CPUWARM          0x00000008
 709 +#define AR2315_RESET_SYSTEM    \
 710 +       (RESET_COLD_CPU |\
 711 +        RESET_COLD_APB |\
 712 +        RESET_COLD_AHB)                                   /* full system */
 713 +#define AR2317_RESET_SYSTEM                0x00000010
 714 +
 715 +/*
 716 + * Reset register
 717 + */
 718 +#define AR2315_RESET            (AR2315_DSLBASE + 0x0004)
 719 +
 720 +/* warm reset WLAN0 MAC */
 721 +#define AR2315_RESET_WARM_WLAN0_MAC        0x00000001
 722 +/* warm reset WLAN0 BaseBand */
 723 +#define AR2315_RESET_WARM_WLAN0_BB         0x00000002
 724 +/* warm reset MPEG-TS */
 725 +#define AR2315_RESET_MPEGTS_RSVD           0x00000004
 726 +/* warm reset PCI ahb/dma */
 727 +#define AR2315_RESET_PCIDMA                0x00000008
 728 +/* warm reset memory controller */
 729 +#define AR2315_RESET_MEMCTL                0x00000010
 730 +/* warm reset local bus */
 731 +#define AR2315_RESET_LOCAL                 0x00000020
 732 +/* warm reset I2C bus */
 733 +#define AR2315_RESET_I2C_RSVD              0x00000040
 734 +/* warm reset SPI interface */
 735 +#define AR2315_RESET_SPI                   0x00000080
 736 +/* warm reset UART0 */
 737 +#define AR2315_RESET_UART0                 0x00000100
 738 +/* warm reset IR interface */
 739 +#define AR2315_RESET_IR_RSVD               0x00000200
 740 +/* cold reset ENET0 phy */
 741 +#define AR2315_RESET_EPHY0                 0x00000400
 742 +/* cold reset ENET0 mac */
 743 +#define AR2315_RESET_ENET0                 0x00000800
 744 +
 745 +/*
 746 + * AHB master arbitration control
 747 + */
 748 +#define AR2315_AHB_ARB_CTL      (AR2315_DSLBASE + 0x0008)
 749 +
 750 +/* CPU, default */
 751 +#define AR2315_ARB_CPU                     0x00000001
 752 +/* WLAN */
 753 +#define AR2315_ARB_WLAN                    0x00000002
 754 +/* MPEG-TS */
 755 +#define AR2315_ARB_MPEGTS_RSVD             0x00000004
 756 +/* LOCAL */
 757 +#define AR2315_ARB_LOCAL                   0x00000008
 758 +/* PCI */
 759 +#define AR2315_ARB_PCI                     0x00000010
 760 +/* Ethernet */
 761 +#define AR2315_ARB_ETHERNET                0x00000020
 762 +/* retry policy, debug only */
 763 +#define AR2315_ARB_RETRY                   0x00000100
 764 +
 765 +/*
 766 + * Config Register
 767 + */
 768 +#define AR2315_ENDIAN_CTL       (AR2315_DSLBASE + 0x000c)
 769 +
 770 +/* EC - AHB bridge endianess */
 771 +#define AR2315_CONFIG_AHB                  0x00000001
 772 +/* WLAN byteswap */
 773 +#define AR2315_CONFIG_WLAN                 0x00000002
 774 +/* MPEG-TS byteswap */
 775 +#define AR2315_CONFIG_MPEGTS_RSVD          0x00000004
 776 +/* PCI byteswap */
 777 +#define AR2315_CONFIG_PCI                  0x00000008
 778 +/* Memory controller endianess */
 779 +#define AR2315_CONFIG_MEMCTL               0x00000010
 780 +/* Local bus byteswap */
 781 +#define AR2315_CONFIG_LOCAL                0x00000020
 782 +/* Ethernet byteswap */
 783 +#define AR2315_CONFIG_ETHERNET             0x00000040
 784 +
 785 +/* CPU write buffer merge */
 786 +#define AR2315_CONFIG_MERGE                0x00000200
 787 +/* CPU big endian */
 788 +#define AR2315_CONFIG_CPU                  0x00000400
 789 +#define AR2315_CONFIG_PCIAHB               0x00000800
 790 +#define AR2315_CONFIG_PCIAHB_BRIDGE        0x00001000
 791 +/* SPI byteswap */
 792 +#define AR2315_CONFIG_SPI                  0x00008000
 793 +#define AR2315_CONFIG_CPU_DRAM             0x00010000
 794 +#define AR2315_CONFIG_CPU_PCI              0x00020000
 795 +#define AR2315_CONFIG_CPU_MMR              0x00040000
 796 +#define AR2315_CONFIG_BIG                  0x00000400
 797 +
 798 +/*
 799 + * NMI control
 800 + */
 801 +#define AR2315_NMI_CTL          (AR2315_DSLBASE + 0x0010)
 802 +
 803 +#define AR2315_NMI_EN  1
 804 +
 805 +/*
 806 + * Revision Register - Initial value is 0x3010 (WMAC 3.0, AR231X 1.0).
 807 + */
 808 +#define AR2315_SREV             (AR2315_DSLBASE + 0x0014)
 809 +
 810 +#define AR2315_REV_MAJ                     0x00f0
 811 +#define AR2315_REV_MAJ_S                   4
 812 +#define AR2315_REV_MIN                     0x000f
 813 +#define AR2315_REV_MIN_S                   0
 814 +#define AR2315_REV_CHIP                    (AR2315_REV_MAJ|AR2315_REV_MIN)
 815 +
 816 +/*
 817 + * Interface Enable
 818 + */
 819 +#define AR2315_IF_CTL           (AR2315_DSLBASE + 0x0018)
 820 +
 821 +#define AR2315_IF_MASK                     0x00000007
 822 +#define AR2315_IF_DISABLED                 0
 823 +#define AR2315_IF_PCI                      1
 824 +#define AR2315_IF_TS_LOCAL                 2
 825 +/* only for emulation with separate pins */
 826 +#define AR2315_IF_ALL                      3
 827 +#define AR2315_IF_LOCAL_HOST               0x00000008
 828 +#define AR2315_IF_PCI_HOST                 0x00000010
 829 +#define AR2315_IF_PCI_INTR                 0x00000020
 830 +#define AR2315_IF_PCI_CLK_MASK             0x00030000
 831 +#define AR2315_IF_PCI_CLK_INPUT            0
 832 +#define AR2315_IF_PCI_CLK_OUTPUT_LOW       1
 833 +#define AR2315_IF_PCI_CLK_OUTPUT_CLK       2
 834 +#define AR2315_IF_PCI_CLK_OUTPUT_HIGH      3
 835 +#define AR2315_IF_PCI_CLK_SHIFT            16
 836 +
 837 +/*
 838 + * APB Interrupt control
 839 + */
 840 +
 841 +#define AR2315_ISR              (AR2315_DSLBASE + 0x0020)
 842 +#define AR2315_IMR              (AR2315_DSLBASE + 0x0024)
 843 +#define AR2315_GISR             (AR2315_DSLBASE + 0x0028)
 844 +
 845 +#define AR2315_ISR_UART0       0x0001           /* high speed UART */
 846 +#define AR2315_ISR_I2C_RSVD    0x0002           /* I2C bus */
 847 +#define AR2315_ISR_SPI         0x0004           /* SPI bus */
 848 +#define AR2315_ISR_AHB         0x0008           /* AHB error */
 849 +#define AR2315_ISR_APB         0x0010           /* APB error */
 850 +#define AR2315_ISR_TIMER       0x0020           /* timer */
 851 +#define AR2315_ISR_GPIO                0x0040           /* GPIO */
 852 +#define AR2315_ISR_WD          0x0080           /* watchdog */
 853 +#define AR2315_ISR_IR_RSVD     0x0100           /* IR */
 854 +
 855 +#define AR2315_GISR_MISC       0x0001
 856 +#define AR2315_GISR_WLAN0      0x0002
 857 +#define AR2315_GISR_MPEGTS_RSVD        0x0004
 858 +#define AR2315_GISR_LOCALPCI   0x0008
 859 +#define AR2315_GISR_WMACPOLL   0x0010
 860 +#define AR2315_GISR_TIMER      0x0020
 861 +#define AR2315_GISR_ETHERNET   0x0040
 862 +
 863 +/*
 864 + * Interrupt routing from IO to the processor IP bits
 865 + * Define our inter mask and level
 866 + */
 867 +#define AR2315_INTR_MISCIO      SR_IBIT3
 868 +#define AR2315_INTR_WLAN0       SR_IBIT4
 869 +#define AR2315_INTR_ENET0       SR_IBIT5
 870 +#define AR2315_INTR_LOCALPCI    SR_IBIT6
 871 +#define AR2315_INTR_WMACPOLL    SR_IBIT7
 872 +#define AR2315_INTR_COMPARE     SR_IBIT8
 873 +
 874 +/*
 875 + * Timers
 876 + */
 877 +#define AR2315_TIMER            (AR2315_DSLBASE + 0x0030)
 878 +#define AR2315_RELOAD           (AR2315_DSLBASE + 0x0034)
 879 +#define AR2315_WD               (AR2315_DSLBASE + 0x0038)
 880 +#define AR2315_WDC              (AR2315_DSLBASE + 0x003c)
 881 +
 882 +#define AR2315_WDC_IGNORE_EXPIRATION   0x00000000
 883 +#define AR2315_WDC_NMI                 0x00000001      /* NMI on watchdog */
 884 +#define AR2315_WDC_RESET               0x00000002      /* reset on watchdog */
 885 +
 886 +/*
 887 + * CPU Performance Counters
 888 + */
 889 +#define AR2315_PERFCNT0         (AR2315_DSLBASE + 0x0048)
 890 +#define AR2315_PERFCNT1         (AR2315_DSLBASE + 0x004c)
 891 +
 892 +#define AR2315_PERF0_DATAHIT   0x0001  /* Count Data Cache Hits */
 893 +#define AR2315_PERF0_DATAMISS  0x0002  /* Count Data Cache Misses */
 894 +#define AR2315_PERF0_INSTHIT   0x0004  /* Count Instruction Cache Hits */
 895 +#define AR2315_PERF0_INSTMISS  0x0008  /* Count Instruction Cache Misses */
 896 +#define AR2315_PERF0_ACTIVE    0x0010  /* Count Active Processor Cycles */
 897 +#define AR2315_PERF0_WBHIT     0x0020  /* Count CPU Write Buffer Hits */
 898 +#define AR2315_PERF0_WBMISS    0x0040  /* Count CPU Write Buffer Misses */
 899 +
 900 +#define AR2315_PERF1_EB_ARDY   0x0001  /* Count EB_ARdy signal */
 901 +#define AR2315_PERF1_EB_AVALID 0x0002  /* Count EB_AValid signal */
 902 +#define AR2315_PERF1_EB_WDRDY  0x0004  /* Count EB_WDRdy signal */
 903 +#define AR2315_PERF1_EB_RDVAL  0x0008  /* Count EB_RdVal signal */
 904 +#define AR2315_PERF1_VRADDR    0x0010  /* Count valid read address cycles */
 905 +#define AR2315_PERF1_VWADDR    0x0020  /* Count valid write address cycles */
 906 +#define AR2315_PERF1_VWDATA    0x0040  /* Count valid write data cycles */
 907 +
 908 +/*
 909 + * AHB Error Reporting.
 910 + */
 911 +#define AR2315_AHB_ERR0         (AR2315_DSLBASE + 0x0050)  /* error  */
 912 +#define AR2315_AHB_ERR1         (AR2315_DSLBASE + 0x0054)  /* haddr  */
 913 +#define AR2315_AHB_ERR2         (AR2315_DSLBASE + 0x0058)  /* hwdata */
 914 +#define AR2315_AHB_ERR3         (AR2315_DSLBASE + 0x005c)  /* hrdata */
 915 +#define AR2315_AHB_ERR4         (AR2315_DSLBASE + 0x0060)  /* status */
 916 +
 917 +#define AHB_ERROR_DET  1 /* AHB Error has been detected,          */
 918 +                         /* write 1 to clear all bits in ERR0     */
 919 +#define AHB_ERROR_OVR  2 /* AHB Error overflow has been detected  */
 920 +#define AHB_ERROR_WDT  4 /* AHB Error due to wdt instead of hresp */
 921 +
 922 +#define AR2315_PROCERR_HMAST               0x0000000f
 923 +#define AR2315_PROCERR_HMAST_DFLT          0
 924 +#define AR2315_PROCERR_HMAST_WMAC          1
 925 +#define AR2315_PROCERR_HMAST_ENET          2
 926 +#define AR2315_PROCERR_HMAST_PCIENDPT      3
 927 +#define AR2315_PROCERR_HMAST_LOCAL         4
 928 +#define AR2315_PROCERR_HMAST_CPU           5
 929 +#define AR2315_PROCERR_HMAST_PCITGT        6
 930 +
 931 +#define AR2315_PROCERR_HMAST_S             0
 932 +#define AR2315_PROCERR_HWRITE              0x00000010
 933 +#define AR2315_PROCERR_HSIZE               0x00000060
 934 +#define AR2315_PROCERR_HSIZE_S             5
 935 +#define AR2315_PROCERR_HTRANS              0x00000180
 936 +#define AR2315_PROCERR_HTRANS_S            7
 937 +#define AR2315_PROCERR_HBURST              0x00000e00
 938 +#define AR2315_PROCERR_HBURST_S            9
 939 +
 940 +/*
 941 + * Clock Control
 942 + */
 943 +#define AR2315_PLLC_CTL         (AR2315_DSLBASE + 0x0064)
 944 +#define AR2315_PLLV_CTL         (AR2315_DSLBASE + 0x0068)
 945 +#define AR2315_CPUCLK           (AR2315_DSLBASE + 0x006c)
 946 +#define AR2315_AMBACLK          (AR2315_DSLBASE + 0x0070)
 947 +#define AR2315_SYNCCLK          (AR2315_DSLBASE + 0x0074)
 948 +#define AR2315_DSL_SLEEP_CTL    (AR2315_DSLBASE + 0x0080)
 949 +#define AR2315_DSL_SLEEP_DUR    (AR2315_DSLBASE + 0x0084)
 950 +
 951 +/* PLLc Control fields */
 952 +#define PLLC_REF_DIV_M              0x00000003
 953 +#define PLLC_REF_DIV_S              0
 954 +#define PLLC_FDBACK_DIV_M           0x0000007C
 955 +#define PLLC_FDBACK_DIV_S           2
 956 +#define PLLC_ADD_FDBACK_DIV_M       0x00000080
 957 +#define PLLC_ADD_FDBACK_DIV_S       7
 958 +#define PLLC_CLKC_DIV_M             0x0001c000
 959 +#define PLLC_CLKC_DIV_S             14
 960 +#define PLLC_CLKM_DIV_M             0x00700000
 961 +#define PLLC_CLKM_DIV_S             20
 962 +
 963 +/* CPU CLK Control fields */
 964 +#define CPUCLK_CLK_SEL_M            0x00000003
 965 +#define CPUCLK_CLK_SEL_S            0
 966 +#define CPUCLK_CLK_DIV_M            0x0000000c
 967 +#define CPUCLK_CLK_DIV_S            2
 968 +
 969 +/* AMBA CLK Control fields */
 970 +#define AMBACLK_CLK_SEL_M           0x00000003
 971 +#define AMBACLK_CLK_SEL_S           0
 972 +#define AMBACLK_CLK_DIV_M           0x0000000c
 973 +#define AMBACLK_CLK_DIV_S           2
 974 +
 975 +/* GPIO MMR base address */
 976 +#define AR2315_GPIO                    (AR2315_DSLBASE + 0x0088)
 977 +
 978 +#define AR2315_RESET_GPIO       5
 979 +
 980 +/*
 981 + *  PCI Clock Control
 982 + */
 983 +#define AR2315_PCICLK           (AR2315_DSLBASE + 0x00a4)
 984 +
 985 +#define AR2315_PCICLK_INPUT_M              0x3
 986 +#define AR2315_PCICLK_INPUT_S              0
 987 +
 988 +#define AR2315_PCICLK_PLLC_CLKM            0
 989 +#define AR2315_PCICLK_PLLC_CLKM1           1
 990 +#define AR2315_PCICLK_PLLC_CLKC            2
 991 +#define AR2315_PCICLK_REF_CLK              3
 992 +
 993 +#define AR2315_PCICLK_DIV_M                0xc
 994 +#define AR2315_PCICLK_DIV_S                2
 995 +
 996 +#define AR2315_PCICLK_IN_FREQ              0
 997 +#define AR2315_PCICLK_IN_FREQ_DIV_6        1
 998 +#define AR2315_PCICLK_IN_FREQ_DIV_8        2
 999 +#define AR2315_PCICLK_IN_FREQ_DIV_10       3
1000 +
1001 +/*
1002 + * Observation Control Register
1003 + */
1004 +#define AR2315_OCR              (AR2315_DSLBASE + 0x00b0)
1005 +#define OCR_GPIO0_IRIN              0x0040
1006 +#define OCR_GPIO1_IROUT             0x0080
1007 +#define OCR_GPIO3_RXCLR             0x0200
1008 +
1009 +/*
1010 + *  General Clock Control
1011 + */
1012 +
1013 +#define AR2315_MISCCLK          (AR2315_DSLBASE + 0x00b4)
1014 +#define MISCCLK_PLLBYPASS_EN        0x00000001
1015 +#define MISCCLK_PROCREFCLK          0x00000002
1016 +
1017 +/*
1018 + * SDRAM Controller
1019 + *   - No read or write buffers are included.
1020 + */
1021 +#define AR2315_MEM_CFG          (AR2315_SDRAMCTL + 0x00)
1022 +#define AR2315_MEM_CTRL         (AR2315_SDRAMCTL + 0x0c)
1023 +#define AR2315_MEM_REF          (AR2315_SDRAMCTL + 0x10)
1024 +
1025 +#define SDRAM_DATA_WIDTH_M          0x00006000
1026 +#define SDRAM_DATA_WIDTH_S          13
1027 +
1028 +#define SDRAM_COL_WIDTH_M           0x00001E00
1029 +#define SDRAM_COL_WIDTH_S           9
1030 +
1031 +#define SDRAM_ROW_WIDTH_M           0x000001E0
1032 +#define SDRAM_ROW_WIDTH_S           5
1033 +
1034 +#define SDRAM_BANKADDR_BITS_M       0x00000018
1035 +#define SDRAM_BANKADDR_BITS_S       3
1036 +
1037 +/*
1038 + * PCI Bus Interface Registers
1039 + */
1040 +#define AR2315_PCI_1MS_REG      (AR2315_PCI + 0x0008)
1041 +#define AR2315_PCI_1MS_MASK     0x3FFFF       /* # of AHB clk cycles in 1ms */
1042 +
1043 +#define AR2315_PCI_MISC_CONFIG  (AR2315_PCI + 0x000c)
1044 +#define AR2315_PCIMISC_TXD_EN   0x00000001      /* Enable TXD for fragments */
1045 +#define AR2315_PCIMISC_CFG_SEL  0x00000002      /* mem or config cycles */
1046 +#define AR2315_PCIMISC_GIG_MASK 0x0000000C      /* bits 31-30 for pci req */
1047 +#define AR2315_PCIMISC_RST_MODE 0x00000030
1048 +#define AR2315_PCIRST_INPUT     0x00000000      /* 4:5=0 rst is input */
1049 +#define AR2315_PCIRST_LOW       0x00000010      /* 4:5=1 rst to GND */
1050 +#define AR2315_PCIRST_HIGH      0x00000020      /* 4:5=2 rst to VDD */
1051 +#define AR2315_PCIGRANT_EN      0x00000000      /* 6:7=0 early grant en */
1052 +#define AR2315_PCIGRANT_FRAME   0x00000040      /* 6:7=1 grant waits 4 frame */
1053 +#define AR2315_PCIGRANT_IDLE    0x00000080      /* 6:7=2 grant waits 4 idle */
1054 +#define AR2315_PCIGRANT_GAP     0x00000000      /* 6:7=2 grant waits 4 idle */
1055 +#define AR2315_PCICACHE_DIS     0x00001000      /* PCI external access cache
1056 +                                                * disable */
1057 +
1058 +#define AR2315_PCI_OUT_TSTAMP   (AR2315_PCI + 0x0010)
1059 +
1060 +#define AR2315_PCI_UNCACHE_CFG  (AR2315_PCI + 0x0014)
1061 +
1062 +#define AR2315_PCI_IN_EN        (AR2315_PCI + 0x0100)
1063 +#define AR2315_PCI_IN_EN0       0x01            /* Enable chain 0 */
1064 +#define AR2315_PCI_IN_EN1       0x02            /* Enable chain 1 */
1065 +#define AR2315_PCI_IN_EN2       0x04            /* Enable chain 2 */
1066 +#define AR2315_PCI_IN_EN3       0x08            /* Enable chain 3 */
1067 +
1068 +#define AR2315_PCI_IN_DIS       (AR2315_PCI + 0x0104)
1069 +#define AR2315_PCI_IN_DIS0      0x01            /* Disable chain 0 */
1070 +#define AR2315_PCI_IN_DIS1      0x02            /* Disable chain 1 */
1071 +#define AR2315_PCI_IN_DIS2      0x04            /* Disable chain 2 */
1072 +#define AR2315_PCI_IN_DIS3      0x08            /* Disable chain 3 */
1073 +
1074 +#define AR2315_PCI_IN_PTR       (AR2315_PCI + 0x0200)
1075 +
1076 +#define AR2315_PCI_OUT_EN       (AR2315_PCI + 0x0400)
1077 +#define AR2315_PCI_OUT_EN0      0x01            /* Enable chain 0 */
1078 +
1079 +#define AR2315_PCI_OUT_DIS      (AR2315_PCI + 0x0404)
1080 +#define AR2315_PCI_OUT_DIS0     0x01            /* Disable chain 0 */
1081 +
1082 +#define AR2315_PCI_OUT_PTR      (AR2315_PCI + 0x0408)
1083 +
1084 +#define AR2315_PCI_ISR          (AR2315_PCI + 0x0500)   /* write one to clr */
1085 +#define AR2315_PCI_INT_TX       0x00000001      /* Desc In Completed */
1086 +#define AR2315_PCI_INT_TXOK     0x00000002      /* Desc In OK */
1087 +#define AR2315_PCI_INT_TXERR    0x00000004      /* Desc In ERR */
1088 +#define AR2315_PCI_INT_TXEOL    0x00000008      /* Desc In End-of-List */
1089 +#define AR2315_PCI_INT_RX       0x00000010      /* Desc Out Completed */
1090 +#define AR2315_PCI_INT_RXOK     0x00000020      /* Desc Out OK */
1091 +#define AR2315_PCI_INT_RXERR    0x00000040      /* Desc Out ERR */
1092 +#define AR2315_PCI_INT_RXEOL    0x00000080      /* Desc Out EOL */
1093 +#define AR2315_PCI_INT_TXOOD    0x00000200      /* Desc In Out-of-Desc */
1094 +#define AR2315_PCI_INT_DESCMASK 0x0000FFFF      /* Desc Mask */
1095 +#define AR2315_PCI_INT_EXT      0x02000000      /* Extern PCI INTA */
1096 +#define AR2315_PCI_INT_ABORT    0x04000000      /* PCI bus abort event */
1097 +
1098 +#define AR2315_PCI_IMR          (AR2315_PCI + 0x0504)  /* mask _PCI_ISR bits */
1099 +
1100 +#define AR2315_PCI_IER          (AR2315_PCI + 0x0508)  /* global PCI int en */
1101 +#define AR2315_PCI_IER_DISABLE  0x00            /* disable pci interrupts */
1102 +#define AR2315_PCI_IER_ENABLE   0x01            /* enable pci interrupts */
1103 +
1104 +#define AR2315_PCI_HOST_IN_EN   (AR2315_PCI + 0x0800)
1105 +#define AR2315_PCI_HOST_IN_DIS  (AR2315_PCI + 0x0804)
1106 +#define AR2315_PCI_HOST_IN_PTR  (AR2315_PCI + 0x0810)
1107 +#define AR2315_PCI_HOST_OUT_EN  (AR2315_PCI + 0x0900)
1108 +#define AR2315_PCI_HOST_OUT_DIS (AR2315_PCI + 0x0904)
1109 +#define AR2315_PCI_HOST_OUT_PTR (AR2315_PCI + 0x0908)
1110 +
1111 +/*
1112 + * Local Bus Interface Registers
1113 + */
1114 +#define AR2315_LB_CONFIG        (AR2315_LOCAL + 0x0000)
1115 +#define AR2315_LBCONF_OE        0x00000001    /* =1 OE is low-true */
1116 +#define AR2315_LBCONF_CS0       0x00000002    /* =1 first CS is low-true */
1117 +#define AR2315_LBCONF_CS1       0x00000004    /* =1 2nd CS is low-true */
1118 +#define AR2315_LBCONF_RDY       0x00000008    /* =1 RDY is low-true */
1119 +#define AR2315_LBCONF_WE        0x00000010    /* =1 Write En is low-true */
1120 +#define AR2315_LBCONF_WAIT      0x00000020    /* =1 WAIT is low-true */
1121 +#define AR2315_LBCONF_ADS       0x00000040    /* =1 Adr Strobe is low-true */
1122 +#define AR2315_LBCONF_MOT       0x00000080    /* =0 Intel, =1 Motorola */
1123 +#define AR2315_LBCONF_8CS       0x00000100    /* =1 8 bits CS, 0= 16bits */
1124 +#define AR2315_LBCONF_8DS       0x00000200    /* =1 8 bits Data S, 0=16bits */
1125 +#define AR2315_LBCONF_ADS_EN    0x00000400    /* =1 Enable ADS */
1126 +#define AR2315_LBCONF_ADR_OE    0x00000800    /* =1 Adr cap on OE, WE or DS */
1127 +#define AR2315_LBCONF_ADDT_MUX  0x00001000    /* =1 Adr and Data share bus */
1128 +#define AR2315_LBCONF_DATA_OE   0x00002000    /* =1 Data cap on OE, WE, DS */
1129 +#define AR2315_LBCONF_16DATA    0x00004000    /* =1 Data is 16 bits wide */
1130 +#define AR2315_LBCONF_SWAPDT    0x00008000    /* =1 Byte swap data */
1131 +#define AR2315_LBCONF_SYNC      0x00010000    /* =1 Bus synchronous to clk */
1132 +#define AR2315_LBCONF_INT       0x00020000    /* =1 Intr is low true */
1133 +#define AR2315_LBCONF_INT_CTR0  0x00000000    /* GND high-Z, Vdd is high-Z */
1134 +#define AR2315_LBCONF_INT_CTR1  0x00040000    /* GND drive, Vdd is high-Z */
1135 +#define AR2315_LBCONF_INT_CTR2  0x00080000    /* GND high-Z, Vdd drive */
1136 +#define AR2315_LBCONF_INT_CTR3  0x000C0000    /* GND drive, Vdd drive */
1137 +#define AR2315_LBCONF_RDY_WAIT  0x00100000    /* =1 RDY is negative of WAIT */
1138 +#define AR2315_LBCONF_INT_PULSE 0x00200000    /* =1 Interrupt is a pulse */
1139 +#define AR2315_LBCONF_ENABLE    0x00400000    /* =1 Falcon respond to LB */
1140 +
1141 +#define AR2315_LB_CLKSEL        (AR2315_LOCAL + 0x0004)
1142 +#define AR2315_LBCLK_EXT        0x0001        /* use external clk for lb */
1143 +
1144 +#define AR2315_LB_1MS           (AR2315_LOCAL + 0x0008)
1145 +#define AR2315_LB1MS_MASK       0x3FFFF       /* # of AHB clk cycles in 1ms */
1146 +
1147 +#define AR2315_LB_MISCCFG       (AR2315_LOCAL + 0x000C)
1148 +#define AR2315_LBM_TXD_EN       0x00000001    /* Enable TXD for fragments */
1149 +#define AR2315_LBM_RX_INTEN     0x00000002    /* Enable LB ints on RX ready */
1150 +#define AR2315_LBM_MBOXWR_INTEN 0x00000004    /* Enable LB ints on mbox wr */
1151 +#define AR2315_LBM_MBOXRD_INTEN 0x00000008    /* Enable LB ints on mbox rd */
1152 +#define AR2315_LMB_DESCSWAP_EN  0x00000010    /* Byte swap desc enable */
1153 +#define AR2315_LBM_TIMEOUT_MASK 0x00FFFF80
1154 +#define AR2315_LBM_TIMEOUT_SHFT 7
1155 +#define AR2315_LBM_PORTMUX      0x07000000
1156 +
1157 +#define AR2315_LB_RXTSOFF       (AR2315_LOCAL + 0x0010)
1158 +
1159 +#define AR2315_LB_TX_CHAIN_EN   (AR2315_LOCAL + 0x0100)
1160 +#define AR2315_LB_TXEN_0        0x01
1161 +#define AR2315_LB_TXEN_1        0x02
1162 +#define AR2315_LB_TXEN_2        0x04
1163 +#define AR2315_LB_TXEN_3        0x08
1164 +
1165 +#define AR2315_LB_TX_CHAIN_DIS  (AR2315_LOCAL + 0x0104)
1166 +#define AR2315_LB_TX_DESC_PTR   (AR2315_LOCAL + 0x0200)
1167 +
1168 +#define AR2315_LB_RX_CHAIN_EN   (AR2315_LOCAL + 0x0400)
1169 +#define AR2315_LB_RXEN          0x01
1170 +
1171 +#define AR2315_LB_RX_CHAIN_DIS  (AR2315_LOCAL + 0x0404)
1172 +#define AR2315_LB_RX_DESC_PTR   (AR2315_LOCAL + 0x0408)
1173 +
1174 +#define AR2315_LB_INT_STATUS    (AR2315_LOCAL + 0x0500)
1175 +#define AR2315_INT_TX_DESC      0x0001
1176 +#define AR2315_INT_TX_OK        0x0002
1177 +#define AR2315_INT_TX_ERR       0x0004
1178 +#define AR2315_INT_TX_EOF       0x0008
1179 +#define AR2315_INT_RX_DESC      0x0010
1180 +#define AR2315_INT_RX_OK        0x0020
1181 +#define AR2315_INT_RX_ERR       0x0040
1182 +#define AR2315_INT_RX_EOF       0x0080
1183 +#define AR2315_INT_TX_TRUNC     0x0100
1184 +#define AR2315_INT_TX_STARVE    0x0200
1185 +#define AR2315_INT_LB_TIMEOUT   0x0400
1186 +#define AR2315_INT_LB_ERR       0x0800
1187 +#define AR2315_INT_MBOX_WR      0x1000
1188 +#define AR2315_INT_MBOX_RD      0x2000
1189 +
1190 +/* Bit definitions for INT MASK are the same as INT_STATUS */
1191 +#define AR2315_LB_INT_MASK      (AR2315_LOCAL + 0x0504)
1192 +
1193 +#define AR2315_LB_INT_EN        (AR2315_LOCAL + 0x0508)
1194 +#define AR2315_LB_MBOX          (AR2315_LOCAL + 0x0600)
1195 +
1196 +/*
1197 + * IR Interface Registers
1198 + */
1199 +#define AR2315_IR_PKTDATA              (AR2315_IR + 0x0000)
1200 +
1201 +#define AR2315_IR_PKTLEN               (AR2315_IR + 0x07fc) /* 0 - 63 */
1202 +
1203 +#define AR2315_IR_CONTROL              (AR2315_IR + 0x0800)
1204 +#define AR2315_IRCTL_TX                        0x00000000  /* use as tranmitter */
1205 +#define AR2315_IRCTL_RX                        0x00000001  /* use as receiver   */
1206 +#define AR2315_IRCTL_SAMPLECLK_MASK    0x00003ffe  /* Sample clk divisor */
1207 +#define AR2315_IRCTL_SAMPLECLK_SHFT    1
1208 +#define AR2315_IRCTL_OUTPUTCLK_MASK    0x03ffc000  /* Output clk div */
1209 +#define AR2315_IRCTL_OUTPUTCLK_SHFT    14
1210 +
1211 +#define AR2315_IR_STATUS               (AR2315_IR + 0x0804)
1212 +#define AR2315_IRSTS_RX                        0x00000001  /* receive in progress */
1213 +#define AR2315_IRSTS_TX                        0x00000002  /* transmit in progress */
1214 +
1215 +#define AR2315_IR_CONFIG               (AR2315_IR + 0x0808)
1216 +#define AR2315_IRCFG_INVIN             0x00000001  /* invert in polarity */
1217 +#define AR2315_IRCFG_INVOUT            0x00000002  /* invert out polarity */
1218 +#define AR2315_IRCFG_SEQ_START_WIN_SEL 0x00000004  /* 1 => 28, 0 => 7 */
1219 +#define AR2315_IRCFG_SEQ_START_THRESH  0x000000f0
1220 +#define AR2315_IRCFG_SEQ_END_UNIT_SEL  0x00000100
1221 +#define AR2315_IRCFG_SEQ_END_UNIT_THRESH 0x00007e00
1222 +#define AR2315_IRCFG_SEQ_END_WIN_SEL   0x00008000
1223 +#define AR2315_IRCFG_SEQ_END_WIN_THRESH        0x001f0000
1224 +#define AR2315_IRCFG_NUM_BACKOFF_WORDS 0x01e00000
1225 +
1226 +/* ??? access BAR */
1227 +#define AR2315_PCI_HOST_MBAR0          0x10000000
1228 +/* RAM access BAR */
1229 +#define AR2315_PCI_HOST_MBAR1          AR2315_PCI_HOST_SDRAM_BASEADDR
1230 +/* ??? access BAR */
1231 +#define AR2315_PCI_HOST_MBAR2          0x30000000
1232 +
1233 +#endif /* __ASM_MACH_ATH25_AR2315_REGS_H */
1234 --- /dev/null
1235 +++ b/arch/mips/include/asm/mach-ath25/ar5312_regs.h
1236 @@ -0,0 +1,235 @@
1237 +/*
1238 + * This file is subject to the terms and conditions of the GNU General Public
1239 + * License.  See the file "COPYING" in the main directory of this archive
1240 + * for more details.
1241 + *
1242 + * Copyright (C) 2003 Atheros Communications, Inc.,  All Rights Reserved.
1243 + * Copyright (C) 2006 Imre Kaloz <kaloz@openwrt.org>
1244 + * Copyright (C) 2006 Felix Fietkau <nbd@openwrt.org>
1245 + */
1246 +
1247 +#ifndef __ASM_MACH_ATH25_AR5312_REGS_H
1248 +#define __ASM_MACH_ATH25_AR5312_REGS_H
1249 +
1250 +#include <asm/addrspace.h>
1251 +
1252 +/*
1253 + * IRQs
1254 + */
1255 +#define AR5312_IRQ_WLAN0_INTRS  (MIPS_CPU_IRQ_BASE+2) /* C0_CAUSE: 0x0400 */
1256 +#define AR5312_IRQ_ENET0_INTRS  (MIPS_CPU_IRQ_BASE+3) /* C0_CAUSE: 0x0800 */
1257 +#define AR5312_IRQ_ENET1_INTRS  (MIPS_CPU_IRQ_BASE+4) /* C0_CAUSE: 0x1000 */
1258 +#define AR5312_IRQ_WLAN1_INTRS  (MIPS_CPU_IRQ_BASE+5) /* C0_CAUSE: 0x2000 */
1259 +#define AR5312_IRQ_MISC_INTRS   (MIPS_CPU_IRQ_BASE+6) /* C0_CAUSE: 0x4000 */
1260 +
1261 +/*
1262 + * Miscellaneous interrupts, which share IP6.
1263 + */
1264 +#define AR5312_MISC_IRQ_TIMER          (AR231X_MISC_IRQ_BASE+0)
1265 +#define AR5312_MISC_IRQ_AHB_PROC       (AR231X_MISC_IRQ_BASE+1)
1266 +#define AR5312_MISC_IRQ_AHB_DMA                (AR231X_MISC_IRQ_BASE+2)
1267 +#define AR5312_MISC_IRQ_GPIO           (AR231X_MISC_IRQ_BASE+3)
1268 +#define AR5312_MISC_IRQ_UART0          (AR231X_MISC_IRQ_BASE+4)
1269 +#define AR5312_MISC_IRQ_UART0_DMA      (AR231X_MISC_IRQ_BASE+5)
1270 +#define AR5312_MISC_IRQ_WATCHDOG       (AR231X_MISC_IRQ_BASE+6)
1271 +#define AR5312_MISC_IRQ_LOCAL          (AR231X_MISC_IRQ_BASE+7)
1272 +#define AR5312_MISC_IRQ_SPI            (AR231X_MISC_IRQ_BASE+8)
1273 +#define AR5312_MISC_IRQ_COUNT          9
1274 +
1275 +/*
1276 + * Address Map
1277 + */
1278 +#define AR5312_WLAN0            0x18000000
1279 +#define AR5312_WLAN1            0x18500000
1280 +#define AR5312_ENET0            0x18100000
1281 +#define AR5312_ENET1            0x18200000
1282 +#define AR5312_SDRAMCTL         0x18300000
1283 +#define AR5312_FLASHCTL         0x18400000
1284 +#define AR5312_APBBASE          0x1c000000
1285 +#define AR5312_UART0            0x1c000000      /* UART MMR */
1286 +#define AR5312_FLASH            0x1e000000
1287 +
1288 +/*
1289 + * AR5312_NUM_ENET_MAC defines the number of ethernet MACs that
1290 + * should be considered available.  The AR5312 supports 2 enet MACS,
1291 + * even though many reference boards only actually use 1 of them
1292 + * (i.e. Only MAC 0 is actually connected to an enet PHY or PHY switch.
1293 + * The AR2312 supports 1 enet MAC.
1294 + */
1295 +#define AR5312_NUM_ENET_MAC             2
1296 +
1297 +/*
1298 + * Need these defines to determine true number of ethernet MACs
1299 + */
1300 +#define AR5312_AR5312_REV2      0x0052          /* AR5312 WMAC (AP31) */
1301 +#define AR5312_AR5312_REV7      0x0057          /* AR5312 WMAC (AP30-040) */
1302 +#define AR5312_AR2313_REV8      0x0058          /* AR2313 WMAC (AP43-030) */
1303 +
1304 +/* MII registers offset inside Ethernet MMR region */
1305 +#define AR5312_ENET0_MII       (AR5312_ENET0 + 0x14)
1306 +#define AR5312_ENET1_MII       (AR5312_ENET1 + 0x14)
1307 +
1308 +/*
1309 + * AR5312_NUM_WMAC defines the number of Wireless MACs that\
1310 + * should be considered available.
1311 + */
1312 +#define AR5312_NUM_WMAC                 2
1313 +
1314 +/* Reset/Timer Block Address Map */
1315 +#define AR5312_RESETTMR                (AR5312_APBBASE  + 0x3000)
1316 +#define AR5312_TIMER           (AR5312_RESETTMR + 0x0000) /* countdown timer */
1317 +#define AR5312_WD_CTRL         (AR5312_RESETTMR + 0x0008) /* watchdog cntrl */
1318 +#define AR5312_WD_TIMER                (AR5312_RESETTMR + 0x000c) /* watchdog timer */
1319 +#define AR5312_ISR             (AR5312_RESETTMR + 0x0010) /* Intr Status Reg */
1320 +#define AR5312_IMR             (AR5312_RESETTMR + 0x0014) /* Intr Mask Reg */
1321 +#define AR5312_RESET           (AR5312_RESETTMR + 0x0020)
1322 +#define AR5312_CLOCKCTL1       (AR5312_RESETTMR + 0x0064)
1323 +#define AR5312_SCRATCH         (AR5312_RESETTMR + 0x006c)
1324 +#define AR5312_PROCADDR                (AR5312_RESETTMR + 0x0070)
1325 +#define AR5312_PROC1           (AR5312_RESETTMR + 0x0074)
1326 +#define AR5312_DMAADDR         (AR5312_RESETTMR + 0x0078)
1327 +#define AR5312_DMA1            (AR5312_RESETTMR + 0x007c)
1328 +#define AR5312_ENABLE          (AR5312_RESETTMR + 0x0080) /* interface enb */
1329 +#define AR5312_REV             (AR5312_RESETTMR + 0x0090) /* revision */
1330 +
1331 +/* AR5312_WD_CTRL register bit field definitions */
1332 +#define AR5312_WD_CTRL_IGNORE_EXPIRATION 0x0000
1333 +#define AR5312_WD_CTRL_NMI               0x0001
1334 +#define AR5312_WD_CTRL_RESET             0x0002
1335 +
1336 +/* AR5312_ISR register bit field definitions */
1337 +#define AR5312_ISR_TIMER       0x0001
1338 +#define AR5312_ISR_AHBPROC     0x0002
1339 +#define AR5312_ISR_AHBDMA      0x0004
1340 +#define AR5312_ISR_GPIO                0x0008
1341 +#define AR5312_ISR_UART0       0x0010
1342 +#define AR5312_ISR_UART0DMA    0x0020
1343 +#define AR5312_ISR_WD          0x0040
1344 +#define AR5312_ISR_LOCAL       0x0080
1345 +
1346 +/* AR5312_RESET register bit field definitions */
1347 +#define AR5312_RESET_SYSTEM     0x00000001  /* cold reset full system */
1348 +#define AR5312_RESET_PROC       0x00000002  /* cold reset MIPS core */
1349 +#define AR5312_RESET_WLAN0      0x00000004  /* cold reset WLAN MAC and BB */
1350 +#define AR5312_RESET_EPHY0      0x00000008  /* cold reset ENET0 phy */
1351 +#define AR5312_RESET_EPHY1      0x00000010  /* cold reset ENET1 phy */
1352 +#define AR5312_RESET_ENET0      0x00000020  /* cold reset ENET0 mac */
1353 +#define AR5312_RESET_ENET1      0x00000040  /* cold reset ENET1 mac */
1354 +#define AR5312_RESET_UART0      0x00000100  /* cold reset UART0 (high speed) */
1355 +#define AR5312_RESET_WLAN1      0x00000200  /* cold reset WLAN MAC/BB */
1356 +#define AR5312_RESET_APB        0x00000400  /* cold reset APB (ar5312) */
1357 +#define AR5312_RESET_WARM_PROC  0x00001000  /* warm reset MIPS core */
1358 +#define AR5312_RESET_WARM_WLAN0_MAC 0x00002000  /* warm reset WLAN0 MAC */
1359 +#define AR5312_RESET_WARM_WLAN0_BB  0x00004000  /* warm reset WLAN0 BaseBand */
1360 +#define AR5312_RESET_NMI        0x00010000  /* send an NMI to the processor */
1361 +#define AR5312_RESET_WARM_WLAN1_MAC 0x00020000  /* warm reset WLAN1 mac */
1362 +#define AR5312_RESET_WARM_WLAN1_BB  0x00040000  /* warm reset WLAN1 baseband */
1363 +#define AR5312_RESET_LOCAL_BUS  0x00080000  /* reset local bus */
1364 +#define AR5312_RESET_WDOG       0x00100000  /* last reset was a watchdog */
1365 +
1366 +#define AR5312_RESET_WMAC0_BITS \
1367 +       (AR5312_RESET_WLAN0 |\
1368 +        AR5312_RESET_WARM_WLAN0_MAC |\
1369 +        AR5312_RESET_WARM_WLAN0_BB)
1370 +
1371 +#define AR5312_RESET_WMAC1_BITS \
1372 +       (AR5312_RESET_WLAN1 |\
1373 +        AR5312_RESET_WARM_WLAN1_MAC |\
1374 +        AR5312_RESET_WARM_WLAN1_BB)
1375 +
1376 +/* AR5312_CLOCKCTL1 register bit field definitions */
1377 +#define AR5312_CLOCKCTL1_PREDIVIDE_MASK    0x00000030
1378 +#define AR5312_CLOCKCTL1_PREDIVIDE_SHIFT            4
1379 +#define AR5312_CLOCKCTL1_MULTIPLIER_MASK   0x00001f00
1380 +#define AR5312_CLOCKCTL1_MULTIPLIER_SHIFT           8
1381 +#define AR5312_CLOCKCTL1_DOUBLER_MASK      0x00010000
1382 +
1383 +/* Valid for AR5312 and AR2312 */
1384 +#define AR5312_CLOCKCTL1_PREDIVIDE_MASK    0x00000030
1385 +#define AR5312_CLOCKCTL1_PREDIVIDE_SHIFT            4
1386 +#define AR5312_CLOCKCTL1_MULTIPLIER_MASK   0x00001f00
1387 +#define AR5312_CLOCKCTL1_MULTIPLIER_SHIFT           8
1388 +#define AR5312_CLOCKCTL1_DOUBLER_MASK      0x00010000
1389 +
1390 +/* Valid for AR2313 */
1391 +#define AR2313_CLOCKCTL1_PREDIVIDE_MASK    0x00003000
1392 +#define AR2313_CLOCKCTL1_PREDIVIDE_SHIFT           12
1393 +#define AR2313_CLOCKCTL1_MULTIPLIER_MASK   0x001f0000
1394 +#define AR2313_CLOCKCTL1_MULTIPLIER_SHIFT          16
1395 +#define AR2313_CLOCKCTL1_DOUBLER_MASK      0x00000000
1396 +
1397 +/* AR5312_ENABLE register bit field definitions */
1398 +#define AR5312_ENABLE_WLAN0              0x0001
1399 +#define AR5312_ENABLE_ENET0              0x0002
1400 +#define AR5312_ENABLE_ENET1              0x0004
1401 +#define AR5312_ENABLE_UART_AND_WLAN1_PIO 0x0008   /* UART, and WLAN1 PIOs */
1402 +#define AR5312_ENABLE_WLAN1_DMA          0x0010   /* WLAN1 DMAs */
1403 +#define AR5312_ENABLE_WLAN1 \
1404 +       (AR5312_ENABLE_UART_AND_WLAN1_PIO |\
1405 +        AR5312_ENABLE_WLAN1_DMA)
1406 +
1407 +/* AR5312_REV register bit field definitions */
1408 +#define AR5312_REV_WMAC_MAJ    0xf000
1409 +#define AR5312_REV_WMAC_MAJ_S  12
1410 +#define AR5312_REV_WMAC_MIN    0x0f00
1411 +#define AR5312_REV_WMAC_MIN_S  8
1412 +#define AR5312_REV_MAJ         0x00f0
1413 +#define AR5312_REV_MAJ_S       4
1414 +#define AR5312_REV_MIN         0x000f
1415 +#define AR5312_REV_MIN_S       0
1416 +#define AR5312_REV_CHIP        (AR5312_REV_MAJ|AR5312_REV_MIN)
1417 +
1418 +/* Major revision numbers, bits 7..4 of Revision ID register */
1419 +#define AR5312_REV_MAJ_AR5312          0x4
1420 +#define AR5312_REV_MAJ_AR2313          0x5
1421 +
1422 +/* Minor revision numbers, bits 3..0 of Revision ID register */
1423 +#define AR5312_REV_MIN_DUAL     0x0     /* Dual WLAN version */
1424 +#define AR5312_REV_MIN_SINGLE   0x1     /* Single WLAN version */
1425 +
1426 +/* AR5312_FLASHCTL register bit field definitions */
1427 +#define FLASHCTL_IDCY   0x0000000f      /* Idle cycle turn around time */
1428 +#define FLASHCTL_IDCY_S 0
1429 +#define FLASHCTL_WST1   0x000003e0      /* Wait state 1 */
1430 +#define FLASHCTL_WST1_S 5
1431 +#define FLASHCTL_RBLE   0x00000400      /* Read byte lane enable */
1432 +#define FLASHCTL_WST2   0x0000f800      /* Wait state 2 */
1433 +#define FLASHCTL_WST2_S 11
1434 +#define FLASHCTL_AC     0x00070000      /* Flash address check (added) */
1435 +#define FLASHCTL_AC_S   16
1436 +#define FLASHCTL_AC_128K 0x00000000
1437 +#define FLASHCTL_AC_256K 0x00010000
1438 +#define FLASHCTL_AC_512K 0x00020000
1439 +#define FLASHCTL_AC_1M   0x00030000
1440 +#define FLASHCTL_AC_2M   0x00040000
1441 +#define FLASHCTL_AC_4M   0x00050000
1442 +#define FLASHCTL_AC_8M   0x00060000
1443 +#define FLASHCTL_AC_RES  0x00070000     /* 16MB is not supported */
1444 +#define FLASHCTL_E      0x00080000      /* Flash bank enable (added) */
1445 +#define FLASHCTL_BUSERR 0x01000000      /* Bus transfer error status flag */
1446 +#define FLASHCTL_WPERR  0x02000000      /* Write protect error status flag */
1447 +#define FLASHCTL_WP     0x04000000      /* Write protect */
1448 +#define FLASHCTL_BM     0x08000000      /* Burst mode */
1449 +#define FLASHCTL_MW     0x30000000      /* Memory width */
1450 +#define FLASHCTL_MW8    0x00000000      /* Memory width x8 */
1451 +#define FLASHCTL_MW16   0x10000000      /* Memory width x16 */
1452 +#define FLASHCTL_MW32   0x20000000      /* Memory width x32 (not supported) */
1453 +#define FLASHCTL_ATNR   0x00000000      /* Access type == no retry */
1454 +#define FLASHCTL_ATR    0x80000000      /* Access type == retry every */
1455 +#define FLASHCTL_ATR4   0xc0000000      /* Access type == retry every 4 */
1456 +
1457 +/* ARM Flash Controller -- 3 flash banks with either x8 or x16 devices.  */
1458 +#define AR5312_FLASHCTL0        (AR5312_FLASHCTL + 0x00)
1459 +#define AR5312_FLASHCTL1        (AR5312_FLASHCTL + 0x04)
1460 +#define AR5312_FLASHCTL2        (AR5312_FLASHCTL + 0x08)
1461 +
1462 +/* ARM SDRAM Controller -- just enough to determine memory size */
1463 +#define AR5312_MEM_CFG1 (AR5312_SDRAMCTL + 0x04)
1464 +#define MEM_CFG1_AC0    0x00000700      /* bank 0: SDRAM addr check (added) */
1465 +#define MEM_CFG1_AC0_S  8
1466 +#define MEM_CFG1_AC1    0x00007000      /* bank 1: SDRAM addr check (added) */
1467 +#define MEM_CFG1_AC1_S  12
1468 +
1469 +#define AR5312_GPIO         (AR5312_APBBASE  + 0x2000)
1470 +
1471 +#endif /* __ASM_MACH_ATH25_AR5312_REGS_H */
1472 --- /dev/null
1473 +++ b/arch/mips/ath25/ar5312.c
1474 @@ -0,0 +1,449 @@
1475 +/*
1476 + * This file is subject to the terms and conditions of the GNU General Public
1477 + * License.  See the file "COPYING" in the main directory of this archive
1478 + * for more details.
1479 + *
1480 + * Copyright (C) 2003 Atheros Communications, Inc.,  All Rights Reserved.
1481 + * Copyright (C) 2006 FON Technology, SL.
1482 + * Copyright (C) 2006 Imre Kaloz <kaloz@openwrt.org>
1483 + * Copyright (C) 2006-2009 Felix Fietkau <nbd@openwrt.org>
1484 + * Copyright (C) 2012 Alexandros C. Couloumbis <alex@ozo.com>
1485 + */
1486 +
1487 +/*
1488 + * Platform devices for Atheros SoCs
1489 + */
1490 +
1491 +#include <generated/autoconf.h>
1492 +#include <linux/init.h>
1493 +#include <linux/module.h>
1494 +#include <linux/types.h>
1495 +#include <linux/string.h>
1496 +#include <linux/mtd/physmap.h>
1497 +#include <linux/platform_device.h>
1498 +#include <linux/kernel.h>
1499 +#include <linux/reboot.h>
1500 +#include <linux/leds.h>
1501 +#include <linux/gpio.h>
1502 +#include <asm/bootinfo.h>
1503 +#include <asm/reboot.h>
1504 +#include <asm/time.h>
1505 +#include <linux/irq.h>
1506 +#include <linux/io.h>
1507 +
1508 +#include <ath25_platform.h>
1509 +#include <ar5312_regs.h>
1510 +#include <ar231x.h>
1511 +#include "devices.h"
1512 +#include "ar5312.h"
1513 +
1514 +static irqreturn_t ar5312_ahb_err_handler(int cpl, void *dev_id)
1515 +{
1516 +       u32 proc1 = ar231x_read_reg(AR5312_PROC1);
1517 +       u32 proc_addr = ar231x_read_reg(AR5312_PROCADDR); /* clears error */
1518 +       u32 dma1 = ar231x_read_reg(AR5312_DMA1);
1519 +       u32 dma_addr = ar231x_read_reg(AR5312_DMAADDR);   /* clears error */
1520 +
1521 +       pr_emerg("AHB interrupt: PROCADDR=0x%8.8x PROC1=0x%8.8x DMAADDR=0x%8.8x DMA1=0x%8.8x\n",
1522 +                proc_addr, proc1, dma_addr, dma1);
1523 +
1524 +       machine_restart("AHB error"); /* Catastrophic failure */
1525 +       return IRQ_HANDLED;
1526 +}
1527 +
1528 +static struct irqaction ar5312_ahb_err_interrupt  = {
1529 +       .handler = ar5312_ahb_err_handler,
1530 +       .name    = "ar5312-ahb-error",
1531 +};
1532 +
1533 +static void ar5312_misc_irq_handler(unsigned irq, struct irq_desc *desc)
1534 +{
1535 +       unsigned int ar231x_misc_intrs = ar231x_read_reg(AR5312_ISR) &
1536 +                                        ar231x_read_reg(AR5312_IMR);
1537 +
1538 +       if (ar231x_misc_intrs & AR5312_ISR_TIMER) {
1539 +               generic_handle_irq(AR5312_MISC_IRQ_TIMER);
1540 +               (void)ar231x_read_reg(AR5312_TIMER);
1541 +       } else if (ar231x_misc_intrs & AR5312_ISR_AHBPROC)
1542 +               generic_handle_irq(AR5312_MISC_IRQ_AHB_PROC);
1543 +       else if ((ar231x_misc_intrs & AR5312_ISR_UART0))
1544 +               generic_handle_irq(AR5312_MISC_IRQ_UART0);
1545 +       else if (ar231x_misc_intrs & AR5312_ISR_WD)
1546 +               generic_handle_irq(AR5312_MISC_IRQ_WATCHDOG);
1547 +       else
1548 +               spurious_interrupt();
1549 +}
1550 +
1551 +/* Enable the specified AR5312_MISC_IRQ interrupt */
1552 +static void ar5312_misc_irq_unmask(struct irq_data *d)
1553 +{
1554 +       unsigned int imr;
1555 +
1556 +       imr = ar231x_read_reg(AR5312_IMR);
1557 +       imr |= 1 << (d->irq - AR231X_MISC_IRQ_BASE);
1558 +       ar231x_write_reg(AR5312_IMR, imr);
1559 +}
1560 +
1561 +/* Disable the specified AR5312_MISC_IRQ interrupt */
1562 +static void ar5312_misc_irq_mask(struct irq_data *d)
1563 +{
1564 +       unsigned int imr;
1565 +
1566 +       imr = ar231x_read_reg(AR5312_IMR);
1567 +       imr &= ~(1 << (d->irq - AR231X_MISC_IRQ_BASE));
1568 +       ar231x_write_reg(AR5312_IMR, imr);
1569 +       ar231x_read_reg(AR5312_IMR); /* flush write buffer */
1570 +}
1571 +
1572 +static struct irq_chip ar5312_misc_irq_chip = {
1573 +       .name           = "ar5312-misc",
1574 +       .irq_unmask     = ar5312_misc_irq_unmask,
1575 +       .irq_mask       = ar5312_misc_irq_mask,
1576 +};
1577 +
1578 +static void ar5312_irq_dispatch(void)
1579 +{
1580 +       int pending = read_c0_status() & read_c0_cause();
1581 +
1582 +       if (pending & CAUSEF_IP2)
1583 +               do_IRQ(AR5312_IRQ_WLAN0_INTRS);
1584 +       else if (pending & CAUSEF_IP3)
1585 +               do_IRQ(AR5312_IRQ_ENET0_INTRS);
1586 +       else if (pending & CAUSEF_IP4)
1587 +               do_IRQ(AR5312_IRQ_ENET1_INTRS);
1588 +       else if (pending & CAUSEF_IP5)
1589 +               do_IRQ(AR5312_IRQ_WLAN1_INTRS);
1590 +       else if (pending & CAUSEF_IP6)
1591 +               do_IRQ(AR5312_IRQ_MISC_INTRS);
1592 +       else if (pending & CAUSEF_IP7)
1593 +               do_IRQ(AR231X_IRQ_CPU_CLOCK);
1594 +       else
1595 +               spurious_interrupt();
1596 +}
1597 +
1598 +void __init ar5312_arch_init_irq(void)
1599 +{
1600 +       int i;
1601 +
1602 +       ath25_irq_dispatch = ar5312_irq_dispatch;
1603 +       for (i = 0; i < AR5312_MISC_IRQ_COUNT; i++) {
1604 +               int irq = AR231X_MISC_IRQ_BASE + i;
1605 +
1606 +               irq_set_chip_and_handler(irq, &ar5312_misc_irq_chip,
1607 +                                        handle_level_irq);
1608 +       }
1609 +       setup_irq(AR5312_MISC_IRQ_AHB_PROC, &ar5312_ahb_err_interrupt);
1610 +       irq_set_chained_handler(AR5312_IRQ_MISC_INTRS, ar5312_misc_irq_handler);
1611 +}
1612 +
1613 +static void ar5312_device_reset_set(u32 mask)
1614 +{
1615 +       u32 val;
1616 +
1617 +       val = ar231x_read_reg(AR5312_RESET);
1618 +       ar231x_write_reg(AR5312_RESET, val | mask);
1619 +}
1620 +
1621 +static void ar5312_device_reset_clear(u32 mask)
1622 +{
1623 +       u32 val;
1624 +
1625 +       val = ar231x_read_reg(AR5312_RESET);
1626 +       ar231x_write_reg(AR5312_RESET, val & ~mask);
1627 +}
1628 +
1629 +static struct physmap_flash_data ar5312_flash_data = {
1630 +       .width = 2,
1631 +};
1632 +
1633 +static struct resource ar5312_flash_resource = {
1634 +       .start = AR5312_FLASH,
1635 +       .end = AR5312_FLASH + 0x800000 - 1,
1636 +       .flags = IORESOURCE_MEM,
1637 +};
1638 +
1639 +static struct ar231x_eth ar5312_eth0_data = {
1640 +       .reset_set = ar5312_device_reset_set,
1641 +       .reset_clear = ar5312_device_reset_clear,
1642 +       .reset_mac = AR5312_RESET_ENET0,
1643 +       .reset_phy = AR5312_RESET_EPHY0,
1644 +};
1645 +
1646 +static struct ar231x_eth ar5312_eth1_data = {
1647 +       .reset_set = ar5312_device_reset_set,
1648 +       .reset_clear = ar5312_device_reset_clear,
1649 +       .reset_mac = AR5312_RESET_ENET1,
1650 +       .reset_phy = AR5312_RESET_EPHY1,
1651 +};
1652 +
1653 +static struct platform_device ar5312_physmap_flash = {
1654 +       .name = "physmap-flash",
1655 +       .id = 0,
1656 +       .dev.platform_data = &ar5312_flash_data,
1657 +       .resource = &ar5312_flash_resource,
1658 +       .num_resources = 1,
1659 +};
1660 +
1661 +#ifdef CONFIG_LEDS_GPIO
1662 +static struct gpio_led ar5312_leds[] = {
1663 +       { .name = "wlan", .gpio = 0, .active_low = 1, },
1664 +};
1665 +
1666 +static const struct gpio_led_platform_data ar5312_led_data = {
1667 +       .num_leds = ARRAY_SIZE(ar5312_leds),
1668 +       .leds = (void *)ar5312_leds,
1669 +};
1670 +
1671 +static struct platform_device ar5312_gpio_leds = {
1672 +       .name = "leds-gpio",
1673 +       .id = -1,
1674 +       .dev.platform_data = (void *)&ar5312_led_data,
1675 +};
1676 +#endif
1677 +
1678 +/*
1679 + * NB: This mapping size is larger than the actual flash size,
1680 + * but this shouldn't be a problem here, because the flash
1681 + * will simply be mapped multiple times.
1682 + */
1683 +static char __init *ar5312_flash_limit(void)
1684 +{
1685 +       u32 ctl;
1686 +       /*
1687 +        * Configure flash bank 0.
1688 +        * Assume 8M window size. Flash will be aliased if it's smaller
1689 +        */
1690 +       ctl = FLASHCTL_E |
1691 +               FLASHCTL_AC_8M |
1692 +               FLASHCTL_RBLE |
1693 +               (0x01 << FLASHCTL_IDCY_S) |
1694 +               (0x07 << FLASHCTL_WST1_S) |
1695 +               (0x07 << FLASHCTL_WST2_S) |
1696 +               (ar231x_read_reg(AR5312_FLASHCTL0) & FLASHCTL_MW);
1697 +
1698 +       ar231x_write_reg(AR5312_FLASHCTL0, ctl);
1699 +
1700 +       /* Disable other flash banks */
1701 +       ar231x_write_reg(AR5312_FLASHCTL1,
1702 +                        ar231x_read_reg(AR5312_FLASHCTL1) &
1703 +                        ~(FLASHCTL_E | FLASHCTL_AC));
1704 +
1705 +       ar231x_write_reg(AR5312_FLASHCTL2,
1706 +                        ar231x_read_reg(AR5312_FLASHCTL2) &
1707 +                        ~(FLASHCTL_E | FLASHCTL_AC));
1708 +
1709 +       return (char *)KSEG1ADDR(AR5312_FLASH + 0x800000);
1710 +}
1711 +
1712 +void __init ar5312_init_devices(void)
1713 +{
1714 +       struct ath25_boarddata *config;
1715 +       u32 fctl = 0;
1716 +       u8 *c;
1717 +
1718 +       /* Locate board/radio config data */
1719 +       ath25_find_config(ar5312_flash_limit());
1720 +       config = ath25_board.config;
1721 +
1722 +       /* AR2313 has CPU minor rev. 10 */
1723 +       if ((current_cpu_data.processor_id & 0xff) == 0x0a)
1724 +               ath25_soc = ATH25_SOC_AR2313;
1725 +
1726 +       /* AR2312 shares the same Silicon ID as AR5312 */
1727 +       else if (config->flags & BD_ISCASPER)
1728 +               ath25_soc = ATH25_SOC_AR2312;
1729 +
1730 +       /* Everything else is probably AR5312 or compatible */
1731 +       else
1732 +               ath25_soc = ATH25_SOC_AR5312;
1733 +
1734 +       /* fixup flash width */
1735 +       fctl = ar231x_read_reg(AR5312_FLASHCTL) & FLASHCTL_MW;
1736 +       switch (fctl) {
1737 +       case FLASHCTL_MW16:
1738 +               ar5312_flash_data.width = 2;
1739 +               break;
1740 +       case FLASHCTL_MW8:
1741 +       default:
1742 +               ar5312_flash_data.width = 1;
1743 +               break;
1744 +       }
1745 +
1746 +       platform_device_register(&ar5312_physmap_flash);
1747 +
1748 +#ifdef CONFIG_LEDS_GPIO
1749 +       ar5312_leds[0].gpio = config->sys_led_gpio;
1750 +       platform_device_register(&ar5312_gpio_leds);
1751 +#endif
1752 +
1753 +       /* Fix up MAC addresses if necessary */
1754 +       if (is_broadcast_ether_addr(config->enet0_mac))
1755 +               ether_addr_copy(config->enet0_mac, config->enet1_mac);
1756 +
1757 +       /* If ENET0 and ENET1 have the same mac address,
1758 +        * increment the one from ENET1 */
1759 +       if (ether_addr_equal(config->enet0_mac, config->enet1_mac)) {
1760 +               c = config->enet1_mac + 5;
1761 +               while ((c >= config->enet1_mac) && !(++(*c)))
1762 +                       c--;
1763 +       }
1764 +
1765 +       switch (ath25_soc) {
1766 +       case ATH25_SOC_AR5312:
1767 +               ar5312_eth0_data.macaddr = config->enet0_mac;
1768 +               ath25_add_ethernet(0, AR5312_ENET0, "eth0_mii",
1769 +                                  AR5312_ENET0_MII, AR5312_IRQ_ENET0_INTRS,
1770 +                                  &ar5312_eth0_data);
1771 +
1772 +               ar5312_eth1_data.macaddr = config->enet1_mac;
1773 +               ath25_add_ethernet(1, AR5312_ENET1, "eth1_mii",
1774 +                                  AR5312_ENET1_MII, AR5312_IRQ_ENET1_INTRS,
1775 +                                  &ar5312_eth1_data);
1776 +
1777 +               if (!ath25_board.radio)
1778 +                       return;
1779 +
1780 +               if (!(config->flags & BD_WLAN0))
1781 +                       break;
1782 +
1783 +               ath25_add_wmac(0, AR5312_WLAN0, AR5312_IRQ_WLAN0_INTRS);
1784 +               break;
1785 +       /*
1786 +        * AR2312/3 ethernet uses the PHY of ENET0, but the MAC
1787 +        * of ENET1. Atheros calls it 'twisted' for a reason :)
1788 +        */
1789 +       case ATH25_SOC_AR2312:
1790 +       case ATH25_SOC_AR2313:
1791 +               ar5312_eth1_data.reset_phy = ar5312_eth0_data.reset_phy;
1792 +               ar5312_eth1_data.macaddr = config->enet0_mac;
1793 +               ath25_add_ethernet(1, AR5312_ENET1, "eth0_mii",
1794 +                                  AR5312_ENET0_MII, AR5312_IRQ_ENET1_INTRS,
1795 +                                  &ar5312_eth1_data);
1796 +
1797 +               if (!ath25_board.radio)
1798 +                       return;
1799 +               break;
1800 +       default:
1801 +               break;
1802 +       }
1803 +
1804 +       if (config->flags & BD_WLAN1)
1805 +               ath25_add_wmac(1, AR5312_WLAN1, AR5312_IRQ_WLAN1_INTRS);
1806 +}
1807 +
1808 +static void ar5312_restart(char *command)
1809 +{
1810 +       /* reset the system */
1811 +       local_irq_disable();
1812 +       while (1)
1813 +               ar231x_write_reg(AR5312_RESET, AR5312_RESET_SYSTEM);
1814 +}
1815 +
1816 +/*
1817 + * This table is indexed by bits 5..4 of the CLOCKCTL1 register
1818 + * to determine the predevisor value.
1819 + */
1820 +static unsigned clockctl1_predivide_table[4] __initdata = { 1, 2, 4, 5 };
1821 +
1822 +static unsigned __init ar5312_cpu_frequency(void)
1823 +{
1824 +       unsigned int scratch;
1825 +       unsigned int predivide_mask, predivide_shift;
1826 +       unsigned int multiplier_mask, multiplier_shift;
1827 +       unsigned int clock_ctl1, predivide_select, predivisor, multiplier;
1828 +       unsigned int doubler_mask;
1829 +       u16 devid;
1830 +
1831 +       /* Trust the bootrom's idea of cpu frequency. */
1832 +       scratch = ar231x_read_reg(AR5312_SCRATCH);
1833 +       if (scratch)
1834 +               return scratch;
1835 +
1836 +       devid = ar231x_read_reg(AR5312_REV);
1837 +       devid &= AR5312_REV_MAJ;
1838 +       devid >>= AR5312_REV_MAJ_S;
1839 +       if (devid == AR5312_REV_MAJ_AR2313) {
1840 +               predivide_mask = AR2313_CLOCKCTL1_PREDIVIDE_MASK;
1841 +               predivide_shift = AR2313_CLOCKCTL1_PREDIVIDE_SHIFT;
1842 +               multiplier_mask = AR2313_CLOCKCTL1_MULTIPLIER_MASK;
1843 +               multiplier_shift = AR2313_CLOCKCTL1_MULTIPLIER_SHIFT;
1844 +               doubler_mask = AR2313_CLOCKCTL1_DOUBLER_MASK;
1845 +       } else { /* AR5312 and AR2312 */
1846 +               predivide_mask = AR5312_CLOCKCTL1_PREDIVIDE_MASK;
1847 +               predivide_shift = AR5312_CLOCKCTL1_PREDIVIDE_SHIFT;
1848 +               multiplier_mask = AR5312_CLOCKCTL1_MULTIPLIER_MASK;
1849 +               multiplier_shift = AR5312_CLOCKCTL1_MULTIPLIER_SHIFT;
1850 +               doubler_mask = AR5312_CLOCKCTL1_DOUBLER_MASK;
1851 +       }
1852 +
1853 +       /*
1854 +        * Clocking is derived from a fixed 40MHz input clock.
1855 +        *
1856 +        *  cpu_freq = input_clock * MULT (where MULT is PLL multiplier)
1857 +        *  sys_freq = cpu_freq / 4       (used for APB clock, serial,
1858 +        *                                 flash, Timer, Watchdog Timer)
1859 +        *
1860 +        *  cnt_freq = cpu_freq / 2        (use for CPU count/compare)
1861 +        *
1862 +        * So, for example, with a PLL multiplier of 5, we have
1863 +        *
1864 +        *  cpu_freq = 200MHz
1865 +        *  sys_freq = 50MHz
1866 +        *  cnt_freq = 100MHz
1867 +        *
1868 +        * We compute the CPU frequency, based on PLL settings.
1869 +        */
1870 +
1871 +       clock_ctl1 = ar231x_read_reg(AR5312_CLOCKCTL1);
1872 +       predivide_select = (clock_ctl1 & predivide_mask) >> predivide_shift;
1873 +       predivisor = clockctl1_predivide_table[predivide_select];
1874 +       multiplier = (clock_ctl1 & multiplier_mask) >> multiplier_shift;
1875 +
1876 +       if (clock_ctl1 & doubler_mask)
1877 +               multiplier = multiplier << 1;
1878 +
1879 +       return (40000000 / predivisor) * multiplier;
1880 +}
1881 +
1882 +static inline unsigned ar5312_sys_frequency(void)
1883 +{
1884 +       return ar5312_cpu_frequency() / 4;
1885 +}
1886 +
1887 +void __init ar5312_plat_time_init(void)
1888 +{
1889 +       mips_hpt_frequency = ar5312_cpu_frequency() / 2;
1890 +}
1891 +
1892 +void __init ar5312_plat_mem_setup(void)
1893 +{
1894 +       u32 memsize, memcfg, bank0AC, bank1AC;
1895 +       u32 devid;
1896 +
1897 +       /* Detect memory size */
1898 +       memcfg = ar231x_read_reg(AR5312_MEM_CFG1);
1899 +       bank0AC = (memcfg & MEM_CFG1_AC0) >> MEM_CFG1_AC0_S;
1900 +       bank1AC = (memcfg & MEM_CFG1_AC1) >> MEM_CFG1_AC1_S;
1901 +       memsize = (bank0AC ? (1 << (bank0AC+1)) : 0) +
1902 +                 (bank1AC ? (1 << (bank1AC+1)) : 0);
1903 +       memsize <<= 20;
1904 +       add_memory_region(0, memsize, BOOT_MEM_RAM);
1905 +
1906 +       devid = ar231x_read_reg(AR5312_REV);
1907 +       devid >>= AR5312_REV_WMAC_MIN_S;
1908 +       devid &= AR5312_REV_CHIP;
1909 +       ath25_board.devid = (u16)devid;
1910 +
1911 +       /* Clear any lingering AHB errors */
1912 +       ar231x_read_reg(AR5312_PROCADDR);
1913 +       ar231x_read_reg(AR5312_DMAADDR);
1914 +       ar231x_write_reg(AR5312_WD_CTRL, AR5312_WD_CTRL_IGNORE_EXPIRATION);
1915 +
1916 +       _machine_restart = ar5312_restart;
1917 +}
1918 +
1919 +void __init ar5312_arch_init(void)
1920 +{
1921 +       ath25_serial_setup(AR5312_UART0, AR5312_MISC_IRQ_UART0,
1922 +                          ar5312_sys_frequency());
1923 +}
1924 --- /dev/null
1925 +++ b/arch/mips/ath25/ar2315.c
1926 @@ -0,0 +1,401 @@
1927 +/*
1928 + * This file is subject to the terms and conditions of the GNU General Public
1929 + * License.  See the file "COPYING" in the main directory of this archive
1930 + * for more details.
1931 + *
1932 + * Copyright (C) 2003 Atheros Communications, Inc.,  All Rights Reserved.
1933 + * Copyright (C) 2006 FON Technology, SL.
1934 + * Copyright (C) 2006 Imre Kaloz <kaloz@openwrt.org>
1935 + * Copyright (C) 2006 Felix Fietkau <nbd@openwrt.org>
1936 + * Copyright (C) 2012 Alexandros C. Couloumbis <alex@ozo.com>
1937 + */
1938 +
1939 +/*
1940 + * Platform devices for Atheros SoCs
1941 + */
1942 +
1943 +#include <generated/autoconf.h>
1944 +#include <linux/init.h>
1945 +#include <linux/module.h>
1946 +#include <linux/types.h>
1947 +#include <linux/string.h>
1948 +#include <linux/platform_device.h>
1949 +#include <linux/kernel.h>
1950 +#include <linux/reboot.h>
1951 +#include <linux/delay.h>
1952 +#include <linux/leds.h>
1953 +#include <linux/gpio.h>
1954 +#include <asm/bootinfo.h>
1955 +#include <asm/reboot.h>
1956 +#include <asm/time.h>
1957 +#include <linux/irq.h>
1958 +#include <linux/io.h>
1959 +
1960 +#include <ath25_platform.h>
1961 +#include <ar2315_regs.h>
1962 +#include <ar231x.h>
1963 +#include "devices.h"
1964 +#include "ar2315.h"
1965 +
1966 +static irqreturn_t ar2315_ahb_err_handler(int cpl, void *dev_id)
1967 +{
1968 +       ar231x_write_reg(AR2315_AHB_ERR0, AHB_ERROR_DET);
1969 +       ar231x_read_reg(AR2315_AHB_ERR1);
1970 +
1971 +       pr_emerg("AHB fatal error\n");
1972 +       machine_restart("AHB error"); /* Catastrophic failure */
1973 +
1974 +       return IRQ_HANDLED;
1975 +}
1976 +
1977 +static struct irqaction ar2315_ahb_err_interrupt  = {
1978 +       .handler        = ar2315_ahb_err_handler,
1979 +       .name           = "ar2315-ahb-error",
1980 +};
1981 +
1982 +static void ar2315_misc_irq_handler(unsigned irq, struct irq_desc *desc)
1983 +{
1984 +       unsigned int misc_intr = ar231x_read_reg(AR2315_ISR) &
1985 +                                ar231x_read_reg(AR2315_IMR);
1986 +
1987 +       if (misc_intr & AR2315_ISR_SPI)
1988 +               generic_handle_irq(AR2315_MISC_IRQ_SPI);
1989 +       else if (misc_intr & AR2315_ISR_TIMER)
1990 +               generic_handle_irq(AR2315_MISC_IRQ_TIMER);
1991 +       else if (misc_intr & AR2315_ISR_AHB)
1992 +               generic_handle_irq(AR2315_MISC_IRQ_AHB);
1993 +       else if (misc_intr & AR2315_ISR_GPIO) {
1994 +               ar231x_write_reg(AR2315_ISR, AR2315_ISR_GPIO);
1995 +               generic_handle_irq(AR2315_MISC_IRQ_GPIO);
1996 +       } else if (misc_intr & AR2315_ISR_UART0)
1997 +               generic_handle_irq(AR2315_MISC_IRQ_UART0);
1998 +       else if (misc_intr & AR2315_ISR_WD) {
1999 +               ar231x_write_reg(AR2315_ISR, AR2315_ISR_WD);
2000 +               generic_handle_irq(AR2315_MISC_IRQ_WATCHDOG);
2001 +       } else
2002 +               spurious_interrupt();
2003 +}
2004 +
2005 +static void ar2315_misc_irq_unmask(struct irq_data *d)
2006 +{
2007 +       unsigned int imr;
2008 +
2009 +       imr = ar231x_read_reg(AR2315_IMR);
2010 +       imr |= 1 << (d->irq - AR231X_MISC_IRQ_BASE);
2011 +       ar231x_write_reg(AR2315_IMR, imr);
2012 +}
2013 +
2014 +static void ar2315_misc_irq_mask(struct irq_data *d)
2015 +{
2016 +       unsigned int imr;
2017 +
2018 +       imr = ar231x_read_reg(AR2315_IMR);
2019 +       imr &= ~(1 << (d->irq - AR231X_MISC_IRQ_BASE));
2020 +       ar231x_write_reg(AR2315_IMR, imr);
2021 +}
2022 +
2023 +static struct irq_chip ar2315_misc_irq_chip = {
2024 +       .name           = "ar2315-misc",
2025 +       .irq_unmask     = ar2315_misc_irq_unmask,
2026 +       .irq_mask       = ar2315_misc_irq_mask,
2027 +};
2028 +
2029 +/*
2030 + * Called when an interrupt is received, this function
2031 + * determines exactly which interrupt it was, and it
2032 + * invokes the appropriate handler.
2033 + *
2034 + * Implicitly, we also define interrupt priority by
2035 + * choosing which to dispatch first.
2036 + */
2037 +static void ar2315_irq_dispatch(void)
2038 +{
2039 +       int pending = read_c0_status() & read_c0_cause();
2040 +
2041 +       if (pending & CAUSEF_IP3)
2042 +               do_IRQ(AR2315_IRQ_WLAN0_INTRS);
2043 +       else if (pending & CAUSEF_IP4)
2044 +               do_IRQ(AR2315_IRQ_ENET0_INTRS);
2045 +       else if (pending & CAUSEF_IP2)
2046 +               do_IRQ(AR2315_IRQ_MISC_INTRS);
2047 +       else if (pending & CAUSEF_IP7)
2048 +               do_IRQ(AR231X_IRQ_CPU_CLOCK);
2049 +       else
2050 +               spurious_interrupt();
2051 +}
2052 +
2053 +void __init ar2315_arch_init_irq(void)
2054 +{
2055 +       int i;
2056 +
2057 +       ath25_irq_dispatch = ar2315_irq_dispatch;
2058 +       for (i = 0; i < AR2315_MISC_IRQ_COUNT; i++) {
2059 +               int irq = AR231X_MISC_IRQ_BASE + i;
2060 +
2061 +               irq_set_chip_and_handler(irq, &ar2315_misc_irq_chip,
2062 +                                        handle_level_irq);
2063 +       }
2064 +       setup_irq(AR2315_MISC_IRQ_AHB, &ar2315_ahb_err_interrupt);
2065 +       irq_set_chained_handler(AR2315_IRQ_MISC_INTRS, ar2315_misc_irq_handler);
2066 +}
2067 +
2068 +static void ar2315_device_reset_set(u32 mask)
2069 +{
2070 +       u32 val;
2071 +
2072 +       val = ar231x_read_reg(AR2315_RESET);
2073 +       ar231x_write_reg(AR2315_RESET, val | mask);
2074 +}
2075 +
2076 +static void ar2315_device_reset_clear(u32 mask)
2077 +{
2078 +       u32 val;
2079 +
2080 +       val = ar231x_read_reg(AR2315_RESET);
2081 +       ar231x_write_reg(AR2315_RESET, val & ~mask);
2082 +}
2083 +
2084 +static struct ar231x_eth ar2315_eth_data = {
2085 +       .reset_set = ar2315_device_reset_set,
2086 +       .reset_clear = ar2315_device_reset_clear,
2087 +       .reset_mac = AR2315_RESET_ENET0,
2088 +       .reset_phy = AR2315_RESET_EPHY0,
2089 +};
2090 +
2091 +static struct resource ar2315_spiflash_res[] = {
2092 +       {
2093 +               .name = "spiflash_read",
2094 +               .flags = IORESOURCE_MEM,
2095 +               .start = AR2315_SPI_READ,
2096 +               .end = AR2315_SPI_READ + 0x1000000 - 1,
2097 +       },
2098 +       {
2099 +               .name = "spiflash_mmr",
2100 +               .flags = IORESOURCE_MEM,
2101 +               .start = AR2315_SPI_MMR,
2102 +               .end = AR2315_SPI_MMR + 12 - 1,
2103 +       },
2104 +};
2105 +
2106 +static struct platform_device ar2315_spiflash = {
2107 +       .id = 0,
2108 +       .name = "ar2315-spiflash",
2109 +       .resource = ar2315_spiflash_res,
2110 +       .num_resources = ARRAY_SIZE(ar2315_spiflash_res)
2111 +};
2112 +
2113 +static struct resource ar2315_wdt_res[] = {
2114 +       {
2115 +               .flags = IORESOURCE_MEM,
2116 +               .start = AR2315_WD,
2117 +               .end = AR2315_WD + 8 - 1,
2118 +       },
2119 +       {
2120 +               .flags = IORESOURCE_IRQ,
2121 +               .start = AR2315_MISC_IRQ_WATCHDOG,
2122 +               .end = AR2315_MISC_IRQ_WATCHDOG,
2123 +       }
2124 +};
2125 +
2126 +static struct platform_device ar2315_wdt = {
2127 +       .id = 0,
2128 +       .name = "ar2315-wdt",
2129 +       .resource = ar2315_wdt_res,
2130 +       .num_resources = ARRAY_SIZE(ar2315_wdt_res)
2131 +};
2132 +
2133 +/*
2134 + * NB: We use mapping size that is larger than the actual flash size,
2135 + * but this shouldn't be a problem here, because the flash will simply
2136 + * be mapped multiple times.
2137 + */
2138 +static u8 __init *ar2315_flash_limit(void)
2139 +{
2140 +       return (u8 *)KSEG1ADDR(ar2315_spiflash_res[0].end + 1);
2141 +}
2142 +
2143 +#ifdef CONFIG_LEDS_GPIO
2144 +static struct gpio_led ar2315_leds[6];
2145 +static struct gpio_led_platform_data ar2315_led_data = {
2146 +       .leds = (void *)ar2315_leds,
2147 +};
2148 +
2149 +static struct platform_device ar2315_gpio_leds = {
2150 +       .name = "leds-gpio",
2151 +       .id = -1,
2152 +       .dev = {
2153 +               .platform_data = (void *)&ar2315_led_data,
2154 +       }
2155 +};
2156 +
2157 +static void __init ar2315_init_gpio_leds(void)
2158 +{
2159 +       static char led_names[6][6];
2160 +       int i, led = 0;
2161 +
2162 +       ar2315_led_data.num_leds = 0;
2163 +       for (i = 1; i < 8; i++) {
2164 +               if ((i == AR2315_RESET_GPIO) ||
2165 +                   (i == ath25_board.config->reset_config_gpio))
2166 +                       continue;
2167 +
2168 +               if (i == ath25_board.config->sys_led_gpio)
2169 +                       strcpy(led_names[led], "wlan");
2170 +               else
2171 +                       sprintf(led_names[led], "gpio%d", i);
2172 +
2173 +               ar2315_leds[led].name = led_names[led];
2174 +               ar2315_leds[led].gpio = i;
2175 +               ar2315_leds[led].active_low = 0;
2176 +               led++;
2177 +       }
2178 +       ar2315_led_data.num_leds = led;
2179 +       platform_device_register(&ar2315_gpio_leds);
2180 +}
2181 +#else
2182 +static inline void ar2315_init_gpio_leds(void)
2183 +{
2184 +}
2185 +#endif
2186 +
2187 +void __init ar2315_init_devices(void)
2188 +{
2189 +       /* Find board configuration */
2190 +       ath25_find_config(ar2315_flash_limit());
2191 +       ar2315_eth_data.macaddr = ath25_board.config->enet0_mac;
2192 +
2193 +       ar2315_init_gpio_leds();
2194 +       platform_device_register(&ar2315_wdt);
2195 +       platform_device_register(&ar2315_spiflash);
2196 +       ath25_add_ethernet(0, AR2315_ENET0, "eth0_mii", AR2315_ENET0_MII,
2197 +                          AR2315_IRQ_ENET0_INTRS, &ar2315_eth_data);
2198 +       ath25_add_wmac(0, AR2315_WLAN0, AR2315_IRQ_WLAN0_INTRS);
2199 +}
2200 +
2201 +static void ar2315_restart(char *command)
2202 +{
2203 +       void (*mips_reset_vec)(void) = (void *)0xbfc00000;
2204 +
2205 +       local_irq_disable();
2206 +
2207 +       /* try reset the system via reset control */
2208 +       ar231x_write_reg(AR2315_COLD_RESET, AR2317_RESET_SYSTEM);
2209 +
2210 +       /* Cold reset does not work on the AR2315/6, use the GPIO reset bits
2211 +        * a workaround. Give it some time to attempt a gpio based hardware
2212 +        * reset (atheros reference design workaround) */
2213 +       gpio_request_one(AR2315_RESET_GPIO, GPIOF_OUT_INIT_LOW, "Reset");
2214 +       mdelay(100);
2215 +
2216 +       /* Some boards (e.g. Senao EOC-2610) don't implement the reset logic
2217 +        * workaround. Attempt to jump to the mips reset location -
2218 +        * the boot loader itself might be able to recover the system */
2219 +       mips_reset_vec();
2220 +}
2221 +
2222 +/*
2223 + * This table is indexed by bits 5..4 of the CLOCKCTL1 register
2224 + * to determine the predevisor value.
2225 + */
2226 +static int clockctl1_predivide_table[4] __initdata = { 1, 2, 4, 5 };
2227 +static int pllc_divide_table[5] __initdata = { 2, 3, 4, 6, 3 };
2228 +
2229 +static unsigned __init ar2315_sys_clk(u32 clock_ctl)
2230 +{
2231 +       unsigned int pllc_ctrl, cpu_div;
2232 +       unsigned int pllc_out, refdiv, fdiv, divby2;
2233 +       unsigned int clk_div;
2234 +
2235 +       pllc_ctrl = ar231x_read_reg(AR2315_PLLC_CTL);
2236 +       refdiv = (pllc_ctrl & PLLC_REF_DIV_M) >> PLLC_REF_DIV_S;
2237 +       refdiv = clockctl1_predivide_table[refdiv];
2238 +       fdiv = (pllc_ctrl & PLLC_FDBACK_DIV_M) >> PLLC_FDBACK_DIV_S;
2239 +       divby2 = (pllc_ctrl & PLLC_ADD_FDBACK_DIV_M) >> PLLC_ADD_FDBACK_DIV_S;
2240 +       divby2 += 1;
2241 +       pllc_out = (40000000/refdiv)*(2*divby2)*fdiv;
2242 +
2243 +       /* clkm input selected */
2244 +       switch (clock_ctl & CPUCLK_CLK_SEL_M) {
2245 +       case 0:
2246 +       case 1:
2247 +               clk_div = pllc_divide_table[(pllc_ctrl & PLLC_CLKM_DIV_M) >>
2248 +                         PLLC_CLKM_DIV_S];
2249 +               break;
2250 +       case 2:
2251 +               clk_div = pllc_divide_table[(pllc_ctrl & PLLC_CLKC_DIV_M) >>
2252 +                         PLLC_CLKC_DIV_S];
2253 +               break;
2254 +       default:
2255 +               pllc_out = 40000000;
2256 +               clk_div = 1;
2257 +               break;
2258 +       }
2259 +
2260 +       cpu_div = (clock_ctl & CPUCLK_CLK_DIV_M) >> CPUCLK_CLK_DIV_S;
2261 +       cpu_div = cpu_div * 2 ?: 1;
2262 +
2263 +       return pllc_out / (clk_div * cpu_div);
2264 +}
2265 +
2266 +static inline unsigned ar2315_cpu_frequency(void)
2267 +{
2268 +       return ar2315_sys_clk(ar231x_read_reg(AR2315_CPUCLK));
2269 +}
2270 +
2271 +static inline unsigned ar2315_apb_frequency(void)
2272 +{
2273 +       return ar2315_sys_clk(ar231x_read_reg(AR2315_AMBACLK));
2274 +}
2275 +
2276 +void __init ar2315_plat_time_init(void)
2277 +{
2278 +       mips_hpt_frequency = ar2315_cpu_frequency() / 2;
2279 +}
2280 +
2281 +void __init ar2315_plat_mem_setup(void)
2282 +{
2283 +       u32 memsize, memcfg;
2284 +       u32 devid;
2285 +       u32 config;
2286 +
2287 +       memcfg = ar231x_read_reg(AR2315_MEM_CFG);
2288 +       memsize   = 1 + ((memcfg & SDRAM_DATA_WIDTH_M) >> SDRAM_DATA_WIDTH_S);
2289 +       memsize <<= 1 + ((memcfg & SDRAM_COL_WIDTH_M) >> SDRAM_COL_WIDTH_S);
2290 +       memsize <<= 1 + ((memcfg & SDRAM_ROW_WIDTH_M) >> SDRAM_ROW_WIDTH_S);
2291 +       memsize <<= 3;
2292 +       add_memory_region(0, memsize, BOOT_MEM_RAM);
2293 +
2294 +       /* Detect the hardware based on the device ID */
2295 +       devid = ar231x_read_reg(AR2315_SREV) & AR2315_REV_CHIP;
2296 +       switch (devid) {
2297 +       case 0x91:      /* Need to check */
2298 +               ath25_soc = ATH25_SOC_AR2318;
2299 +               break;
2300 +       case 0x90:
2301 +               ath25_soc = ATH25_SOC_AR2317;
2302 +               break;
2303 +       case 0x87:
2304 +               ath25_soc = ATH25_SOC_AR2316;
2305 +               break;
2306 +       case 0x86:
2307 +       default:
2308 +               ath25_soc = ATH25_SOC_AR2315;
2309 +               break;
2310 +       }
2311 +       ath25_board.devid = devid;
2312 +
2313 +       /* Clear any lingering AHB errors */
2314 +       config = read_c0_config();
2315 +       write_c0_config(config & ~0x3);
2316 +       ar231x_write_reg(AR2315_AHB_ERR0, AHB_ERROR_DET);
2317 +       ar231x_read_reg(AR2315_AHB_ERR1);
2318 +       ar231x_write_reg(AR2315_WDC, AR2315_WDC_IGNORE_EXPIRATION);
2319 +
2320 +       _machine_restart = ar2315_restart;
2321 +}
2322 +
2323 +void __init ar2315_arch_init(void)
2324 +{
2325 +       ath25_serial_setup(AR2315_UART0, AR2315_MISC_IRQ_UART0,
2326 +                          ar2315_apb_frequency());
2327 +}
2328 --- /dev/null
2329 +++ b/arch/mips/ath25/ar2315.h
2330 @@ -0,0 +1,36 @@
2331 +#ifndef __AR2315_H
2332 +#define __AR2315_H
2333 +
2334 +#ifdef CONFIG_SOC_AR2315
2335 +
2336 +void ar2315_arch_init_irq(void);
2337 +void ar2315_init_devices(void);
2338 +void ar2315_plat_time_init(void);
2339 +void ar2315_plat_mem_setup(void);
2340 +void ar2315_arch_init(void);
2341 +
2342 +#else
2343 +
2344 +static inline void ar2315_arch_init_irq(void)
2345 +{
2346 +}
2347 +
2348 +static inline void ar2315_init_devices(void)
2349 +{
2350 +}
2351 +
2352 +static inline void ar2315_plat_time_init(void)
2353 +{
2354 +}
2355 +
2356 +static inline void ar2315_plat_mem_setup(void)
2357 +{
2358 +}
2359 +
2360 +static inline void ar2315_arch_init(void)
2361 +{
2362 +}
2363 +
2364 +#endif
2365 +
2366 +#endif
2367 --- /dev/null
2368 +++ b/arch/mips/ath25/ar5312.h
2369 @@ -0,0 +1,36 @@
2370 +#ifndef __AR5312_H
2371 +#define __AR5312_H
2372 +
2373 +#ifdef CONFIG_SOC_AR5312
2374 +
2375 +void ar5312_arch_init_irq(void);
2376 +void ar5312_init_devices(void);
2377 +void ar5312_plat_time_init(void);
2378 +void ar5312_plat_mem_setup(void);
2379 +void ar5312_arch_init(void);
2380 +
2381 +#else
2382 +
2383 +static inline void ar5312_arch_init_irq(void)
2384 +{
2385 +}
2386 +
2387 +static inline void ar5312_init_devices(void)
2388 +{
2389 +}
2390 +
2391 +static inline void ar5312_plat_time_init(void)
2392 +{
2393 +}
2394 +
2395 +static inline void ar5312_plat_mem_setup(void)
2396 +{
2397 +}
2398 +
2399 +static inline void ar5312_arch_init(void)
2400 +{
2401 +}
2402 +
2403 +#endif
2404 +
2405 +#endif
2406 --- /dev/null
2407 +++ b/arch/mips/include/asm/mach-ath25/ar231x.h
2408 @@ -0,0 +1,38 @@
2409 +#ifndef __ASM_MACH_ATH25_AR231X_H
2410 +#define __ASM_MACH_ATH25_AR231X_H
2411 +
2412 +#include <linux/types.h>
2413 +#include <linux/io.h>
2414 +
2415 +#define AR231X_MISC_IRQ_BASE           0x20
2416 +#define AR231X_GPIO_IRQ_BASE           0x30
2417 +
2418 +/* Software's idea of interrupts handled by "CPU Interrupt Controller" */
2419 +#define AR231X_IRQ_CPU_CLOCK   (MIPS_CPU_IRQ_BASE+7) /* C0_CAUSE: 0x8000 */
2420 +
2421 +static inline u32
2422 +ar231x_read_reg(u32 reg)
2423 +{
2424 +       return __raw_readl((void __iomem *)KSEG1ADDR(reg));
2425 +}
2426 +
2427 +static inline void
2428 +ar231x_write_reg(u32 reg, u32 val)
2429 +{
2430 +       __raw_writel(val, (void __iomem *)KSEG1ADDR(reg));
2431 +}
2432 +
2433 +static inline u32
2434 +ar231x_mask_reg(u32 reg, u32 mask, u32 val)
2435 +{
2436 +       u32 ret;
2437 +
2438 +       ret = ar231x_read_reg(reg);
2439 +       ret &= ~mask;
2440 +       ret |= val;
2441 +       ar231x_write_reg(reg, ret);
2442 +
2443 +       return ret;
2444 +}
2445 +
2446 +#endif /* __ASM_MACH_ATH25_AR231X_H */
2447 --- /dev/null
2448 +++ b/arch/mips/ath25/devices.h
2449 @@ -0,0 +1,39 @@
2450 +#ifndef __ATH25_DEVICES_H
2451 +#define __ATH25_DEVICES_H
2452 +
2453 +enum ath25_soc_type {
2454 +       /* handled by ar5312.c */
2455 +       ATH25_SOC_AR2312,
2456 +       ATH25_SOC_AR2313,
2457 +       ATH25_SOC_AR5312,
2458 +
2459 +       /* handled by ar2315.c */
2460 +       ATH25_SOC_AR2315,
2461 +       ATH25_SOC_AR2316,
2462 +       ATH25_SOC_AR2317,
2463 +       ATH25_SOC_AR2318,
2464 +
2465 +       ATH25_SOC_UNKNOWN
2466 +};
2467 +
2468 +extern enum ath25_soc_type ath25_soc;
2469 +extern struct ar231x_board_config ath25_board;
2470 +extern void (*ath25_irq_dispatch)(void);
2471 +
2472 +int ath25_find_config(u8 *flash_limit);
2473 +int ath25_add_ethernet(int nr, u32 base, const char *mii_name, u32 mii_base,
2474 +                      int irq, void *pdata);
2475 +void ath25_serial_setup(u32 mapbase, int irq, unsigned int uartclk);
2476 +int ath25_add_wmac(int nr, u32 base, int irq);
2477 +
2478 +static inline bool is_ar2315(void)
2479 +{
2480 +       return (current_cpu_data.cputype == CPU_4KEC);
2481 +}
2482 +
2483 +static inline bool is_ar5312(void)
2484 +{
2485 +       return !is_ar2315();
2486 +}
2487 +
2488 +#endif
2489 --- /dev/null
2490 +++ b/arch/mips/ath25/devices.c
2491 @@ -0,0 +1,192 @@
2492 +#include <linux/kernel.h>
2493 +#include <linux/init.h>
2494 +#include <linux/serial.h>
2495 +#include <linux/serial_core.h>
2496 +#include <linux/serial_8250.h>
2497 +#include <linux/platform_device.h>
2498 +#include <asm/bootinfo.h>
2499 +
2500 +#include <ath25_platform.h>
2501 +#include <ar231x.h>
2502 +#include "devices.h"
2503 +#include "ar5312.h"
2504 +#include "ar2315.h"
2505 +
2506 +struct ar231x_board_config ath25_board;
2507 +enum ath25_soc_type ath25_soc = ATH25_SOC_UNKNOWN;
2508 +
2509 +static struct resource ath25_eth0_res[] = {
2510 +       {
2511 +               .name = "eth0_membase",
2512 +               .flags = IORESOURCE_MEM,
2513 +       },
2514 +       {
2515 +               .name = "eth0_mii",
2516 +               .flags = IORESOURCE_MEM,
2517 +       },
2518 +       {
2519 +               .name = "eth0_irq",
2520 +               .flags = IORESOURCE_IRQ,
2521 +       }
2522 +};
2523 +
2524 +static struct resource ath25_eth1_res[] = {
2525 +       {
2526 +               .name = "eth1_membase",
2527 +               .flags = IORESOURCE_MEM,
2528 +       },
2529 +       {
2530 +               .name = "eth1_mii",
2531 +               .flags = IORESOURCE_MEM,
2532 +       },
2533 +       {
2534 +               .name = "eth1_irq",
2535 +               .flags = IORESOURCE_IRQ,
2536 +       }
2537 +};
2538 +
2539 +static struct platform_device ath25_eth[] = {
2540 +       {
2541 +               .id = 0,
2542 +               .name = "ar231x-eth",
2543 +               .resource = ath25_eth0_res,
2544 +               .num_resources = ARRAY_SIZE(ath25_eth0_res)
2545 +       },
2546 +       {
2547 +               .id = 1,
2548 +               .name = "ar231x-eth",
2549 +               .resource = ath25_eth1_res,
2550 +               .num_resources = ARRAY_SIZE(ath25_eth1_res)
2551 +       }
2552 +};
2553 +
2554 +static struct resource ath25_wmac0_res[] = {
2555 +       {
2556 +               .name = "wmac0_membase",
2557 +               .flags = IORESOURCE_MEM,
2558 +       },
2559 +       {
2560 +               .name = "wmac0_irq",
2561 +               .flags = IORESOURCE_IRQ,
2562 +       }
2563 +};
2564 +
2565 +static struct resource ath25_wmac1_res[] = {
2566 +       {
2567 +               .name = "wmac1_membase",
2568 +               .flags = IORESOURCE_MEM,
2569 +       },
2570 +       {
2571 +               .name = "wmac1_irq",
2572 +               .flags = IORESOURCE_IRQ,
2573 +       }
2574 +};
2575 +
2576 +static struct platform_device ath25_wmac[] = {
2577 +       {
2578 +               .id = 0,
2579 +               .name = "ar231x-wmac",
2580 +               .resource = ath25_wmac0_res,
2581 +               .num_resources = ARRAY_SIZE(ath25_wmac0_res),
2582 +               .dev.platform_data = &ath25_board,
2583 +       },
2584 +       {
2585 +               .id = 1,
2586 +               .name = "ar231x-wmac",
2587 +               .resource = ath25_wmac1_res,
2588 +               .num_resources = ARRAY_SIZE(ath25_wmac1_res),
2589 +               .dev.platform_data = &ath25_board,
2590 +       },
2591 +};
2592 +
2593 +static const char * const soc_type_strings[] = {
2594 +       [ATH25_SOC_AR5312] = "Atheros AR5312",
2595 +       [ATH25_SOC_AR2312] = "Atheros AR2312",
2596 +       [ATH25_SOC_AR2313] = "Atheros AR2313",
2597 +       [ATH25_SOC_AR2315] = "Atheros AR2315",
2598 +       [ATH25_SOC_AR2316] = "Atheros AR2316",
2599 +       [ATH25_SOC_AR2317] = "Atheros AR2317",
2600 +       [ATH25_SOC_AR2318] = "Atheros AR2318",
2601 +       [ATH25_SOC_UNKNOWN] = "Atheros (unknown)",
2602 +};
2603 +
2604 +const char *get_system_type(void)
2605 +{
2606 +       if ((ath25_soc >= ARRAY_SIZE(soc_type_strings)) ||
2607 +           !soc_type_strings[ath25_soc])
2608 +               return soc_type_strings[ATH25_SOC_UNKNOWN];
2609 +       return soc_type_strings[ath25_soc];
2610 +}
2611 +
2612 +int __init ath25_add_ethernet(int nr, u32 base, const char *mii_name,
2613 +                             u32 mii_base, int irq, void *pdata)
2614 +{
2615 +       struct resource *res;
2616 +
2617 +       ath25_eth[nr].dev.platform_data = pdata;
2618 +       res = &ath25_eth[nr].resource[0];
2619 +       res->start = base;
2620 +       res->end = base + 0x2000 - 1;
2621 +       res++;
2622 +       res->name = mii_name;
2623 +       res->start = mii_base;
2624 +       res->end = mii_base + 8 - 1;
2625 +       res++;
2626 +       res->start = irq;
2627 +       res->end = irq;
2628 +       return platform_device_register(&ath25_eth[nr]);
2629 +}
2630 +
2631 +void __init ath25_serial_setup(u32 mapbase, int irq, unsigned int uartclk)
2632 +{
2633 +       struct uart_port s;
2634 +
2635 +       memset(&s, 0, sizeof(s));
2636 +
2637 +       s.flags = UPF_BOOT_AUTOCONF | UPF_SKIP_TEST | UPF_IOREMAP;
2638 +       s.iotype = UPIO_MEM32;
2639 +       s.irq = irq;
2640 +       s.regshift = 2;
2641 +       s.mapbase = mapbase;
2642 +       s.uartclk = uartclk;
2643 +
2644 +       early_serial_setup(&s);
2645 +}
2646 +
2647 +int __init ath25_add_wmac(int nr, u32 base, int irq)
2648 +{
2649 +       struct resource *res;
2650 +
2651 +       ath25_wmac[nr].dev.platform_data = &ath25_board;
2652 +       res = &ath25_wmac[nr].resource[0];
2653 +       res->start = base;
2654 +       res->end = base + 0x10000 - 1;
2655 +       res++;
2656 +       res->start = irq;
2657 +       res->end = irq;
2658 +       return platform_device_register(&ath25_wmac[nr]);
2659 +}
2660 +
2661 +static int __init ath25_register_devices(void)
2662 +{
2663 +       if (is_ar5312())
2664 +               ar5312_init_devices();
2665 +       else
2666 +               ar2315_init_devices();
2667 +
2668 +       return 0;
2669 +}
2670 +
2671 +device_initcall(ath25_register_devices);
2672 +
2673 +static int __init ath25_arch_init(void)
2674 +{
2675 +       if (is_ar5312())
2676 +               ar5312_arch_init();
2677 +       else
2678 +               ar2315_arch_init();
2679 +
2680 +       return 0;
2681 +}
2682 +
2683 +arch_initcall(ath25_arch_init);