target/linux/ar71xx/files/include/asm-mips/mach-ar71xx/ar71xx.h

   1 /*
   2  *  Atheros AR71xx SoC specific definitions
   3  *
   4  *  Copyright (C) 2008 Gabor Juhos <juhosg@openwrt.org>
   5  *  Copyright (C) 2008 Imre Kaloz <kaloz@openwrt.org>
   6  *
   7  *  Parts of this file are based on Atheros' 2.6.15 BSP
   8  *
   9  *  This program is free software; you can redistribute it and/or modify it
  10  *  under the terms of the GNU General Public License version 2 as published
  11  *  by the Free Software Foundation.
  12  */
  13
  14 #ifndef __ASM_MACH_AR71XX_H
  15 #define __ASM_MACH_AR71XX_H
  16
  17 #include <linux/types.h>
  18 #include <linux/init.h>
  19 #include <linux/io.h>
  20 #include <linux/bitops.h>
  21
  22 #ifndef __ASSEMBLER__
  23
  24 #define AR71XX_PCI_MEM_BASE     0x10000000
  25 #define AR71XX_PCI_MEM_SIZE     0x08000000
  26 #define AR71XX_APB_BASE         0x18000000
  27 #define AR71XX_GE0_BASE         0x19000000
  28 #define AR71XX_GE0_SIZE         0x01000000
  29 #define AR71XX_GE1_BASE         0x1a000000
  30 #define AR71XX_GE1_SIZE         0x01000000
  31 #define AR71XX_EHCI_BASE        0x1b000000
  32 #define AR71XX_EHCI_SIZE        0x01000000
  33 #define AR71XX_OHCI_BASE        0x1c000000
  34 #define AR71XX_OHCI_SIZE        0x01000000
  35 #define AR71XX_SPI_BASE         0x1f000000
  36 #define AR71XX_SPI_SIZE         0x01000000
  37
  38 #define AR71XX_DDR_CTRL_BASE    (AR71XX_APB_BASE + 0x00000000)
  39 #define AR71XX_DDR_CTRL_SIZE    0x10000
  40 #define AR71XX_CPU_BASE         (AR71XX_APB_BASE + 0x00010000)
  41 #define AR71XX_UART_BASE        (AR71XX_APB_BASE + 0x00020000)
  42 #define AR71XX_UART_SIZE        0x10000
  43 #define AR71XX_USB_CTRL_BASE    (AR71XX_APB_BASE + 0x00030000)
  44 #define AR71XX_USB_CTRL_SIZE    0x10000
  45 #define AR71XX_GPIO_BASE        (AR71XX_APB_BASE + 0x00040000)
  46 #define AR71XX_GPIO_SIZE        0x10000
  47 #define AR71XX_PLL_BASE         (AR71XX_APB_BASE + 0x00050000)
  48 #define AR71XX_PLL_SIZE         0x10000
  49 #define AR71XX_RESET_BASE       (AR71XX_APB_BASE + 0x00060000)
  50 #define AR71XX_RESET_SIZE       0x10000
  51 #define AR71XX_MII_BASE         (AR71XX_APB_BASE + 0x00070000)
  52 #define AR71XX_MII_SIZE         0x10000
  53 #define AR71XX_SLIC_BASE        (AR71XX_APB_BASE + 0x00090000)
  54 #define AR71XX_SLIC_SIZE        0x10000
  55 #define AR71XX_DMA_BASE         (AR71XX_APB_BASE + 0x000A0000)
  56 #define AR71XX_DMA_SIZE         0x10000
  57 #define AR71XX_STEREO_BASE      (AR71XX_APB_BASE + 0x000B0000)
  58 #define AR71XX_STEREO_SIZE      0x10000
  59
  60 #define AR71XX_CPU_IRQ_BASE     0
  61 #define AR71XX_MISC_IRQ_BASE    8
  62 #define AR71XX_MISC_IRQ_COUNT   8
  63 #define AR71XX_GPIO_IRQ_BASE    16
  64 #define AR71XX_GPIO_IRQ_COUNT   16
  65 #define AR71XX_PCI_IRQ_BASE     32
  66 #define AR71XX_PCI_IRQ_COUNT    4
  67
  68 #define AR71XX_CPU_IRQ_PCI      (AR71XX_CPU_IRQ_BASE + 2)
  69 #define AR71XX_CPU_IRQ_USB      (AR71XX_CPU_IRQ_BASE + 3)
  70 #define AR71XX_CPU_IRQ_GE0      (AR71XX_CPU_IRQ_BASE + 4)
  71 #define AR71XX_CPU_IRQ_GE1      (AR71XX_CPU_IRQ_BASE + 5)
  72 #define AR71XX_CPU_IRQ_MISC     (AR71XX_CPU_IRQ_BASE + 6)
  73 #define AR71XX_CPU_IRQ_TIMER    (AR71XX_CPU_IRQ_BASE + 7)
  74
  75 #define AR71XX_MISC_IRQ_TIMER   (AR71XX_MISC_IRQ_BASE + 0)
  76 #define AR71XX_MISC_IRQ_ERROR   (AR71XX_MISC_IRQ_BASE + 1)
  77 #define AR71XX_MISC_IRQ_GPIO    (AR71XX_MISC_IRQ_BASE + 2)
  78 #define AR71XX_MISC_IRQ_UART    (AR71XX_MISC_IRQ_BASE + 3)
  79 #define AR71XX_MISC_IRQ_WDOG    (AR71XX_MISC_IRQ_BASE + 4)
  80 #define AR71XX_MISC_IRQ_PERFC   (AR71XX_MISC_IRQ_BASE + 5)
  81 #define AR71XX_MISC_IRQ_OHCI    (AR71XX_MISC_IRQ_BASE + 6)
  82 #define AR71XX_MISC_IRQ_DMA     (AR71XX_MISC_IRQ_BASE + 7)
  83
  84 #define AR71XX_GPIO_IRQ(_x)     (AR71XX_GPIO_IRQ_BASE + (_x))
  85
  86 #define AR71XX_PCI_IRQ_DEV0     (AR71XX_PCI_IRQ_BASE + 0)
  87 #define AR71XX_PCI_IRQ_DEV1     (AR71XX_PCI_IRQ_BASE + 1)
  88 #define AR71XX_PCI_IRQ_DEV2     (AR71XX_PCI_IRQ_BASE + 2)
  89 #define AR71XX_PCI_IRQ_CORE     (AR71XX_PCI_IRQ_BASE + 3)
  90
  91 extern u32 ar71xx_ahb_freq;
  92 extern u32 ar71xx_cpu_freq;
  93 extern u32 ar71xx_ddr_freq;
  94
  95 /*
  96  * PLL block
  97  */
  98 #define PLL_REG_CPU_PLL_CFG     0x00
  99 #define PLL_REG_SEC_PLL_CFG     0x04
 100 #define PLL_REG_CPU_CLK_CTRL    0x08
 101 #define PLL_REG_ETH_INT0_CLK    0x10
 102 #define PLL_REG_ETH_INT1_CLK    0x14
 103 #define PLL_REG_ETH_EXT_CLK     0x18
 104 #define PLL_REG_PCI_CLK         0x1c
 105
 106 #define PLL_DIV_SHIFT           3
 107 #define PLL_DIV_MASK            0x1f
 108 #define CPU_DIV_SHIFT           16
 109 #define CPU_DIV_MASK            0x3
 110 #define DDR_DIV_SHIFT           18
 111 #define DDR_DIV_MASK            0x3
 112 #define AHB_DIV_SHIFT           20
 113 #define AHB_DIV_MASK            0x7
 114
 115 extern void __iomem *ar71xx_pll_base;
 116
 117 static inline void ar71xx_pll_wr(unsigned reg, u32 val)
 118 {
 119         __raw_writel(val, ar71xx_pll_base + reg);
 120 }
 121
 122 static inline u32 ar71xx_pll_rr(unsigned reg)
 123 {
 124         return __raw_readl(ar71xx_pll_base + reg);
 125 }
 126
 127 /*
 128  * USB_CONFIG block
 129  */
 130 #define USB_CTRL_REG_FLADJ      0x00
 131 #define USB_CTRL_REG_CONFIG     0x04
 132
 133 extern void __iomem *ar71xx_usb_ctrl_base;
 134
 135 static inline void ar71xx_usb_ctrl_wr(unsigned reg, u32 val)
 136 {
 137         __raw_writel(val, ar71xx_usb_ctrl_base + reg);
 138 }
 139
 140 static inline u32 ar71xx_usb_ctrl_rr(unsigned reg)
 141 {
 142         return __raw_readl(ar71xx_usb_ctrl_base + reg);
 143 }
 144
 145 extern void ar71xx_add_device_usb(void) __init;
 146
 147 /*
 148  * GPIO block
 149  */
 150 #define GPIO_REG_OE             0x00
 151 #define GPIO_REG_IN             0x04
 152 #define GPIO_REG_OUT            0x08
 153 #define GPIO_REG_SET            0x0c
 154 #define GPIO_REG_CLEAR          0x10
 155 #define GPIO_REG_INT_MODE       0x14
 156 #define GPIO_REG_INT_TYPE       0x18
 157 #define GPIO_REG_INT_POLARITY   0x1c
 158 #define GPIO_REG_INT_PENDING    0x20
 159 #define GPIO_REG_INT_ENABLE     0x24
 160 #define GPIO_REG_FUNC           0x28
 161
 162 #define GPIO_FUNC_STEREO_EN     BIT(17)
 163 #define GPIO_FUNC_SLIC_EN       BIT(16)
 164 #define GPIO_FUNC_SPI_CS1_EN    BIT(15)
 165 #define GPIO_FUNC_SPI_CS0_EN    BIT(14)
 166 #define GPIO_FUNC_SPI_EN        BIT(13)
 167 #define GPIO_FUNC_UART_EN       BIT(8)
 168 #define GPIO_FUNC_USB_OC_EN     BIT(4)
 169 #define GPIO_FUNC_USB_CLK_EN    BIT(0)
 170
 171 #define AR71XX_GPIO_COUNT       16
 172
 173 extern void __iomem *ar71xx_gpio_base;
 174
 175 static inline void ar71xx_gpio_wr(unsigned reg, u32 value)
 176 {
 177         __raw_writel(value, ar71xx_gpio_base + reg);
 178 }
 179
 180 static inline u32 ar71xx_gpio_rr(unsigned reg)
 181 {
 182         return __raw_readl(ar71xx_gpio_base + reg);
 183 }
 184
 185 extern void ar71xx_gpio_init(void) __init;
 186 extern void ar71xx_gpio_function_enable(u32 mask);
 187 extern void ar71xx_gpio_function_disable(u32 mask);
 188
 189 /*
 190  * DDR_CTRL block
 191  */
 192 #define DDR_REG_PCI_WIN0        0x7c
 193 #define DDR_REG_PCI_WIN1        0x80
 194 #define DDR_REG_PCI_WIN2        0x84
 195 #define DDR_REG_PCI_WIN3        0x88
 196 #define DDR_REG_PCI_WIN4        0x8c
 197 #define DDR_REG_PCI_WIN5        0x90
 198 #define DDR_REG_PCI_WIN6        0x94
 199 #define DDR_REG_PCI_WIN7        0x98
 200 #define DDR_REG_FLUSH_GE0       0x9c
 201 #define DDR_REG_FLUSH_GE1       0xa0
 202 #define DDR_REG_FLUSH_USB       0xa4
 203 #define DDR_REG_FLUSH_PCI       0xa8
 204
 205 #define PCI_WIN0_OFFS   0x10000000
 206 #define PCI_WIN1_OFFS   0x11000000
 207 #define PCI_WIN2_OFFS   0x12000000
 208 #define PCI_WIN3_OFFS   0x13000000
 209 #define PCI_WIN4_OFFS   0x14000000
 210 #define PCI_WIN5_OFFS   0x15000000
 211 #define PCI_WIN6_OFFS   0x16000000
 212 #define PCI_WIN7_OFFS   0x07000000
 213
 214 extern void __iomem *ar71xx_ddr_base;
 215
 216 static inline void ar71xx_ddr_wr(unsigned reg, u32 val)
 217 {
 218         __raw_writel(val, ar71xx_ddr_base + reg);
 219 }
 220
 221 static inline u32 ar71xx_ddr_rr(unsigned reg)
 222 {
 223         return __raw_readl(ar71xx_ddr_base + reg);
 224 }
 225
 226 extern void ar71xx_ddr_flush(u32 reg);
 227
 228 /*
 229  * PCI block
 230  */
 231 #define AR71XX_PCI_CFG_BASE     (AR71XX_PCI_MEM_BASE + PCI_WIN7_OFFS + 0x10000)
 232 #define AR71XX_PCI_CFG_SIZE     0x100
 233
 234 #define PCI_REG_CRP_AD_CBE      0x00
 235 #define PCI_REG_CRP_WRDATA      0x04
 236 #define PCI_REG_CRP_RDDATA      0x08
 237 #define PCI_REG_CFG_AD          0x0c
 238 #define PCI_REG_CFG_CBE         0x10
 239 #define PCI_REG_CFG_WRDATA      0x14
 240 #define PCI_REG_CFG_RDDATA      0x18
 241 #define PCI_REG_PCI_ERR         0x1c
 242 #define PCI_REG_PCI_ERR_ADDR    0x20
 243 #define PCI_REG_AHB_ERR         0x24
 244 #define PCI_REG_AHB_ERR_ADDR    0x28
 245
 246 #define PCI_CRP_CMD_WRITE       0x00010000
 247 #define PCI_CRP_CMD_READ        0x00000000
 248 #define PCI_CFG_CMD_READ        0x0000000a
 249 #define PCI_CFG_CMD_WRITE       0x0000000b
 250
 251 #define PCI_IDSEL_ADL_START     17
 252
 253 /*
 254  * RESET block
 255  */
 256 #define RESET_REG_TIMER                 0x00
 257 #define RESET_REG_TIMER_RELOAD          0x04
 258 #define RESET_REG_WDOG_CTRL             0x08
 259 #define RESET_REG_WDOG                  0x0c
 260 #define RESET_REG_MISC_INT_STATUS       0x10
 261 #define RESET_REG_MISC_INT_ENABLE       0x14
 262 #define RESET_REG_PCI_INT_STATUS        0x18
 263 #define RESET_REG_PCI_INT_ENABLE        0x1c
 264 #define RESET_REG_GLOBAL_INT_STATUS     0x20
 265 #define RESET_REG_RESET_MODULE          0x24
 266 #define RESET_REG_PERFC_CTRL            0x2c
 267 #define RESET_REG_PERFC0                0x30
 268 #define RESET_REG_PERFC1                0x34
 269 #define RESET_REG_REV_ID                0x90
 270
 271 #define MISC_INT_DMA                    BIT(7)
 272 #define MISC_INT_OHCI                   BIT(6)
 273 #define MISC_INT_PERFC                  BIT(5)
 274 #define MISC_INT_WDOG                   BIT(4)
 275 #define MISC_INT_UART                   BIT(3)
 276 #define MISC_INT_GPIO                   BIT(2)
 277 #define MISC_INT_ERROR                  BIT(1)
 278 #define MISC_INT_TIMER                  BIT(0)
 279
 280 #define PCI_INT_CORE                    BIT(4)
 281 #define PCI_INT_DEV2                    BIT(2)
 282 #define PCI_INT_DEV1                    BIT(1)
 283 #define PCI_INT_DEV0                    BIT(0)
 284
 285 #define RESET_MODULE_EXTERNAL           BIT(28)
 286 #define RESET_MODULE_FULL_CHIP          BIT(24)
 287 #define RESET_MODULE_CPU_NMI            BIT(21)
 288 #define RESET_MODULE_CPU_COLD           BIT(20)
 289 #define RESET_MODULE_DMA                BIT(19)
 290 #define RESET_MODULE_SLIC               BIT(18)
 291 #define RESET_MODULE_STEREO             BIT(17)
 292 #define RESET_MODULE_DDR                BIT(16)
 293 #define RESET_MODULE_GE1_MAC            BIT(13)
 294 #define RESET_MODULE_GE1_PHY            BIT(12)
 295 #define RESET_MODULE_USBSUS_OVERRIDE    BIT(10)
 296 #define RESET_MODULE_GE0_MAC            BIT(9)
 297 #define RESET_MODULE_GE0_PHY            BIT(8)
 298 #define RESET_MODULE_USB_OHCI_DLL       BIT(6)
 299 #define RESET_MODULE_USB_HOST           BIT(5)
 300 #define RESET_MODULE_USB_PHY            BIT(4)
 301 #define RESET_MODULE_PCI_BUS            BIT(1)
 302 #define RESET_MODULE_PCI_CORE           BIT(0)
 303
 304 #define REV_ID_MASK             0xff
 305 #define REV_ID_CHIP_MASK        0xf3
 306 #define REV_ID_CHIP_AR7130      0xa0
 307 #define REV_ID_CHIP_AR7141      0xa1
 308 #define REV_ID_CHIP_AR7161      0xa2
 309
 310 #define REV_ID_REVISION_MASK    0x3
 311 #define REV_ID_REVISION_SHIFT   2
 312
 313 extern void __iomem *ar71xx_reset_base;
 314
 315 static inline void ar71xx_reset_wr(unsigned reg, u32 val)
 316 {
 317         __raw_writel(val, ar71xx_reset_base + reg);
 318 }
 319
 320 static inline u32 ar71xx_reset_rr(unsigned reg)
 321 {
 322         return __raw_readl(ar71xx_reset_base + reg);
 323 }
 324
 325 extern void ar71xx_device_stop(u32 mask);
 326 extern void ar71xx_device_start(u32 mask);
 327
 328 /*
 329  * SPI block
 330  */
 331 #define SPI_REG_FS              0x00    /* Function Select */
 332 #define SPI_REG_CTRL            0x04    /* SPI Control */
 333 #define SPI_REG_IOC             0x08    /* SPI I/O Control */
 334 #define SPI_REG_RDS             0x0c    /* Read Data Shift */
 335
 336 #define SPI_FS_GPIO             BIT(0)  /* Enable GPIO mode */
 337
 338 #define SPI_CTRL_RD             BIT(6)  /* Remap Disable */
 339 #define SPI_CTRL_DIV_MASK       0x3f
 340
 341 #define SPI_IOC_DO              BIT(0)  /* Data Out pin */
 342 #define SPI_IOC_CLK             BIT(8)  /* CLK pin */
 343 #define SPI_IOC_CS(n)           BIT(16 + (n))
 344 #define SPI_IOC_CS0             SPI_IOC_CS(0)
 345 #define SPI_IOC_CS1             SPI_IOC_CS(1)
 346 #define SPI_IOC_CS2             SPI_IOC_CS(2)
 347 #define SPI_IOC_CS_ALL          (SPI_IOC_CS0 | SPI_IOC_CS1 | SPI_IOC_CS2)
 348
 349 /*
 350  * MII_CTRL block
 351  */
 352 #define MII_REG_MII0_CTRL       0x00
 353 #define MII_REG_MII1_CTRL       0x04
 354
 355 #define MII0_CTRL_IF_GMII       0
 356 #define MII0_CTRL_IF_MII        1
 357 #define MII0_CTRL_IF_RGMII      2
 358 #define MII0_CTRL_IF_RMII       3
 359
 360 #define MII1_CTRL_IF_RGMII      0
 361 #define MII1_CTRL_IF_RMII       1
 362
 363 #include <asm/bootinfo.h>
 364 #include <linux/init.h>
 365
 366 #define ar71xx_print_cmdline() do {                                     \
 367                 printk(KERN_DEBUG "%s:%d arcs_cmdline:'%s'\n",          \
 368                         __FUNCTION__, __LINE__, arcs_cmdline);          \
 369                 printk(KERN_DEBUG "%s:%d boot_command_line:'%s'\n",     \
 370                         __FUNCTION__, __LINE__, boot_command_line);     \
 371         } while (0)
 372
 373 #endif /* __ASSEMBLER__ */
 374
 375 #endif /* __ASM_MACH_AR71XX_H */