+++ /dev/null
-From b0b68cd5b5da72950863af882c368f28f65690e8 Mon Sep 17 00:00:00 2001
-From: John Crispin <blogic@openwrt.org>
-Date: Thu, 6 Dec 2012 11:43:53 +0100
-Subject: [PATCH 122/123] MIPS: lantiq: adds pcie driver
-
----
- arch/mips/lantiq/Kconfig | 10 +
- arch/mips/lantiq/xway/sysctrl.c | 2 +
- arch/mips/pci/Makefile | 2 +
- arch/mips/pci/fixup-lantiq-pcie.c | 82 ++
- arch/mips/pci/fixup-lantiq.c | 3 +
- arch/mips/pci/ifxmips_pci_common.h | 57 ++
- arch/mips/pci/ifxmips_pcie.c | 1607 ++++++++++++++++++++++++++++++++++++
- arch/mips/pci/ifxmips_pcie.h | 135 +++
- arch/mips/pci/ifxmips_pcie_ar10.h | 290 +++++++
- arch/mips/pci/ifxmips_pcie_msi.c | 392 +++++++++
- arch/mips/pci/ifxmips_pcie_phy.c | 478 +++++++++++
- arch/mips/pci/ifxmips_pcie_pm.c | 176 ++++
- arch/mips/pci/ifxmips_pcie_pm.h | 36 +
- arch/mips/pci/ifxmips_pcie_reg.h | 1001 ++++++++++++++++++++++
- arch/mips/pci/ifxmips_pcie_vr9.h | 271 ++++++
- arch/mips/pci/pci.c | 25 +
- drivers/pci/pcie/aer/Kconfig | 2 +-
- include/linux/pci.h | 2 +
- include/linux/pci_ids.h | 6 +
- 19 files changed, 4576 insertions(+), 1 deletion(-)
- create mode 100644 arch/mips/pci/fixup-lantiq-pcie.c
- create mode 100755 arch/mips/pci/ifxmips_pci_common.h
- create mode 100644 arch/mips/pci/ifxmips_pcie.c
- create mode 100644 arch/mips/pci/ifxmips_pcie.h
- create mode 100644 arch/mips/pci/ifxmips_pcie_ar10.h
- create mode 100644 arch/mips/pci/ifxmips_pcie_msi.c
- create mode 100644 arch/mips/pci/ifxmips_pcie_phy.c
- create mode 100644 arch/mips/pci/ifxmips_pcie_pm.c
- create mode 100644 arch/mips/pci/ifxmips_pcie_pm.h
- create mode 100644 arch/mips/pci/ifxmips_pcie_reg.h
- create mode 100644 arch/mips/pci/ifxmips_pcie_vr9.h
-
---- a/arch/mips/lantiq/Kconfig
-+++ b/arch/mips/lantiq/Kconfig
-@@ -17,6 +17,7 @@ config SOC_XWAY
- bool "XWAY"
- select SOC_TYPE_XWAY
- select HW_HAS_PCI
-+ select ARCH_SUPPORTS_MSI
-
- config SOC_FALCON
- bool "FALCON"
-@@ -40,6 +41,15 @@ config PCI_LANTIQ
- bool "PCI Support"
- depends on SOC_XWAY && PCI
-
-+config PCIE_LANTIQ
-+ bool "PCIE Support"
-+ depends on SOC_XWAY && PCI
-+
-+config PCIE_LANTIQ_MSI
-+ bool
-+ depends on PCIE_LANTIQ && PCI_MSI
-+ default y
-+
- config XRX200_PHY_FW
- bool "XRX200 PHY firmware loader"
- depends on SOC_XWAY
---- a/arch/mips/lantiq/xway/sysctrl.c
-+++ b/arch/mips/lantiq/xway/sysctrl.c
-@@ -377,6 +377,8 @@ void __init ltq_soc_init(void)
- PMU_PPE_EMA | PMU_PPE_TC | PMU_PPE_SLL01 |
- PMU_PPE_QSB | PMU_PPE_TOP);
- clkdev_add_pmu("1f203000.rcu", "gphy", 0, PMU_GPHY);
-+ pmu_w32(~0, PMU_PWDSR1);
-+ pmu_w32(pmu_r32(PMU_PWDSR) & ~PMU_PCIE_CLK, PMU_PWDSR);
- } else if (of_machine_is_compatible("lantiq,ar9")) {
- clkdev_add_static(ltq_ar9_cpu_hz(), ltq_ar9_fpi_hz(),
- ltq_ar9_fpi_hz(), CLOCK_250M);
---- a/arch/mips/pci/Makefile
-+++ b/arch/mips/pci/Makefile
-@@ -44,6 +44,8 @@ obj-$(CONFIG_SIBYTE_BCM1x80) += pci-bcm1
- obj-$(CONFIG_SNI_RM) += fixup-sni.o ops-sni.o
- obj-$(CONFIG_LANTIQ) += fixup-lantiq.o
- obj-$(CONFIG_PCI_LANTIQ) += pci-lantiq.o ops-lantiq.o
-+obj-$(CONFIG_PCIE_LANTIQ) += ifxmips_pcie_phy.o ifxmips_pcie.o fixup-lantiq-pcie.o
-+obj-$(CONFIG_PCIE_LANTIQ_MSI) += pcie-lantiq-msi.o
- obj-$(CONFIG_TANBAC_TB0219) += fixup-tb0219.o
- obj-$(CONFIG_TANBAC_TB0226) += fixup-tb0226.o
- obj-$(CONFIG_TANBAC_TB0287) += fixup-tb0287.o
---- /dev/null
-+++ b/arch/mips/pci/fixup-lantiq-pcie.c
-@@ -0,0 +1,82 @@
-+/******************************************************************************
-+**
-+** FILE NAME : ifxmips_fixup_pcie.c
-+** PROJECT : IFX UEIP for VRX200
-+** MODULES : PCIe
-+**
-+** DATE : 02 Mar 2009
-+** AUTHOR : Lei Chuanhua
-+** DESCRIPTION : PCIe Root Complex Driver
-+** COPYRIGHT : Copyright (c) 2009
-+** Infineon Technologies AG
-+** Am Campeon 1-12, 85579 Neubiberg, Germany
-+**
-+** This program is free software; you can redistribute it and/or modify
-+** it under the terms of the GNU General Public License as published by
-+** the Free Software Foundation; either version 2 of the License, or
-+** (at your option) any later version.
-+** HISTORY
-+** $Version $Date $Author $Comment
-+** 0.0.1 17 Mar,2009 Lei Chuanhua Initial version
-+*******************************************************************************/
-+/*!
-+ \file ifxmips_fixup_pcie.c
-+ \ingroup IFX_PCIE
-+ \brief PCIe Fixup functions source file
-+*/
-+#include <linux/pci.h>
-+#include <linux/pci_regs.h>
-+#include <linux/pci_ids.h>
-+
-+#include <lantiq_soc.h>
-+
-+#include "pcie-lantiq.h"
-+
-+#define PCI_VENDOR_ID_INFINEON 0x15D1
-+#define PCI_DEVICE_ID_INFINEON_DANUBE 0x000F
-+#define PCI_DEVICE_ID_INFINEON_PCIE 0x0011
-+#define PCI_VENDOR_ID_LANTIQ 0x1BEF
-+#define PCI_DEVICE_ID_LANTIQ_PCIE 0x0011
-+
-+
-+
-+static void __devinit
-+ifx_pcie_fixup_resource(struct pci_dev *dev)
-+{
-+ u32 reg;
-+
-+ IFX_PCIE_PRINT(PCIE_MSG_FIXUP, "%s dev %s: enter\n", __func__, pci_name(dev));
-+
-+ printk("%s: fixup host controller %s (%04x:%04x)\n",
-+ __func__, pci_name(dev), dev->vendor, dev->device);
-+
-+ /* Setup COMMAND register */
-+ reg = PCI_COMMAND_IO | PCI_COMMAND_MEMORY | PCI_COMMAND_MASTER /* |
-+ PCI_COMMAND_INTX_DISABLE */| PCI_COMMAND_SERR;
-+ pci_write_config_word(dev, PCI_COMMAND, reg);
-+ IFX_PCIE_PRINT(PCIE_MSG_FIXUP, "%s dev %s: exit\n", __func__, pci_name(dev));
-+}
-+DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_INFINEON, PCI_DEVICE_ID_INFINEON_PCIE, ifx_pcie_fixup_resource);
-+DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_LANTIQ, PCI_VENDOR_ID_LANTIQ, ifx_pcie_fixup_resource);
-+
-+static void __devinit
-+ifx_pcie_rc_class_early_fixup(struct pci_dev *dev)
-+{
-+ IFX_PCIE_PRINT(PCIE_MSG_FIXUP, "%s dev %s: enter\n", __func__, pci_name(dev));
-+
-+ if (dev->devfn == PCI_DEVFN(0, 0) &&
-+ (dev->class >> 8) == PCI_CLASS_BRIDGE_HOST) {
-+
-+ dev->class = (PCI_CLASS_BRIDGE_PCI << 8) | (dev->class & 0xff);
-+
-+ printk(KERN_INFO "%s: fixed pcie host bridge to pci-pci bridge\n", __func__);
-+ }
-+ IFX_PCIE_PRINT(PCIE_MSG_FIXUP, "%s dev %s: exit\n", __func__, pci_name(dev));
-+ mdelay(10);
-+}
-+
-+DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_INFINEON, PCI_DEVICE_ID_INFINEON_PCIE,
-+ ifx_pcie_rc_class_early_fixup);
-+
-+DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_LANTIQ, PCI_DEVICE_ID_LANTIQ_PCIE,
-+ ifx_pcie_rc_class_early_fixup);
---- a/arch/mips/pci/fixup-lantiq.c
-+++ b/arch/mips/pci/fixup-lantiq.c
-@@ -11,6 +11,7 @@
-
- int (*ltq_pci_plat_arch_init)(struct pci_dev *dev) = NULL;
- int (*ltq_pci_plat_dev_init)(struct pci_dev *dev) = NULL;
-+int (*ltq_pci_map_irq)(const struct pci_dev *dev, u8 slot, u8 pin);
-
- int pcibios_plat_dev_init(struct pci_dev *dev)
- {
-@@ -28,6 +29,8 @@ int __init pcibios_map_irq(const struct
- struct of_irq dev_irq;
- int irq;
-
-+ if (ltq_pci_map_irq)
-+ return ltq_pci_map_irq(dev, slot, pin);
- if (of_irq_map_pci(dev, &dev_irq)) {
- dev_err(&dev->dev, "trying to map irq for unknown slot:%d pin:%d\n",
- slot, pin);
---- /dev/null
-+++ b/arch/mips/pci/ifxmips_pci_common.h
-@@ -0,0 +1,57 @@
-+/******************************************************************************\r
-+**\r
-+** FILE NAME : ifxmips_pci_common.h\r
-+** PROJECT : IFX UEIP\r
-+** MODULES : PCI subsystem\r
-+**\r
-+** DATE : 30 June 2009\r
-+** AUTHOR : Lei Chuanhua\r
-+** DESCRIPTION : PCIe Root Complex Driver\r
-+** COPYRIGHT : Copyright (c) 2009\r
-+** Infineon Technologies AG\r
-+** Am Campeon 1-12, 85579 Neubiberg, Germany\r
-+**\r
-+** This program is free software; you can redistribute it and/or modify\r
-+** it under the terms of the GNU General Public License as published by\r
-+** the Free Software Foundation; either version 2 of the License, or\r
-+** (at your option) any later version.\r
-+** HISTORY\r
-+** $Version $Date $Author $Comment\r
-+** 0.0.1 30 June,2009 Lei Chuanhua Initial version\r
-+*******************************************************************************/\r
-+\r
-+#ifndef IFXMIPS_PCI_COMMON_H\r
-+#define IFXMIPS_PCI_COMMON_H\r
-+#include <linux/version.h>\r
-+/*!\r
-+ \defgroup IFX_PCI_COM IFX PCI/PCIe common parts for OS integration \r
-+ \brief PCI/PCIe common parts\r
-+*/\r
-+\r
-+/*!\r
-+ \defgroup IFX_PCI_COM_OS OS APIs\r
-+ \ingroup IFX_PCI_COM\r
-+ \brief PCI/PCIe bus driver OS interface functions\r
-+*/\r
-+/*!\r
-+ \file ifxmips_pci_common.h\r
-+ \ingroup IFX_PCI_COM\r
-+ \brief PCI/PCIe bus driver common OS header file\r
-+*/\r
-+#if LINUX_VERSION_CODE < KERNEL_VERSION(2,6,24)\r
-+#define IFX_PCI_CONST\r
-+#else\r
-+#define IFX_PCI_CONST const\r
-+#endif\r
-+#ifdef CONFIG_IFX_PCI\r
-+extern int ifx_pci_bios_map_irq(IFX_PCI_CONST struct pci_dev *dev, u8 slot, u8 pin);\r
-+extern int ifx_pci_bios_plat_dev_init(struct pci_dev *dev);\r
-+#endif /* COFNIG_IFX_PCI */\r
-+\r
-+#ifdef CONFIG_IFX_PCIE\r
-+extern int ifx_pcie_bios_map_irq(IFX_PCI_CONST struct pci_dev *dev, u8 slot, u8 pin);\r
-+extern int ifx_pcie_bios_plat_dev_init(struct pci_dev *dev);\r
-+#endif\r
-+\r
-+#endif /* IFXMIPS_PCI_COMMON_H */\r
-+\r
---- /dev/null
-+++ b/arch/mips/pci/ifxmips_pcie.c
-@@ -0,0 +1,1607 @@
-+/******************************************************************************\r
-+**\r
-+** FILE NAME : ifxmips_pcie.c\r
-+** PROJECT : IFX UEIP for VRX200\r
-+** MODULES : PCI MSI sub module\r
-+**\r
-+** DATE : 02 Mar 2009\r
-+** AUTHOR : Lei Chuanhua\r
-+** DESCRIPTION : PCIe Root Complex Driver\r
-+** COPYRIGHT : Copyright (c) 2009\r
-+** Infineon Technologies AG\r
-+** Am Campeon 1-12, 85579 Neubiberg, Germany\r
-+**\r
-+** This program is free software; you can redistribute it and/or modify\r
-+** it under the terms of the GNU General Public License as published by\r
-+** the Free Software Foundation; either version 2 of the License, or\r
-+** (at your option) any later version.\r
-+** HISTORY\r
-+** $Version $Date $Author $Comment\r
-+** 0.0.1 02 Mar,2009 Lei Chuanhua Initial version\r
-+*******************************************************************************/\r
-+ /*!\r
-+ \file ifxmips_pcie.c\r
-+ \ingroup IFX_PCIE\r
-+ \brief PCI express bus driver source file\r
-+*/\r
-+#include <linux/types.h>\r
-+#include <linux/pci.h>\r
-+#include <linux/kernel.h>\r
-+#include <linux/init.h>\r
-+#include <linux/delay.h>\r
-+#include <linux/mm.h>\r
-+#include <asm/paccess.h>\r
-+#include <linux/pci.h>\r
-+#include <linux/pci_regs.h>\r
-+#include <linux/module.h>\r
-+\r
-+#include "ifxmips_pcie.h"\r
-+#include "ifxmips_pcie_reg.h"\r
-+\r
-+#define IFX_PCIE_VER_MAJOR 1\r
-+#define IFX_PCIE_VER_MID 5\r
-+#define IFX_PCIE_VER_MINOR 3\r
-+\r
-+/* Enable 32bit io due to its mem mapped io nature */\r
-+#define IFX_PCIE_ERROR_INT\r
-+#define CONFIG_IFX_PCIE_1ST_CORE\r
-+#define IFX_PCIE_IO_32BIT\r
-+\r
-+#define IFX_PCIE_IR (INT_NUM_IM4_IRL0 + 25)\r
-+#define IFX_PCIE_INTA (INT_NUM_IM4_IRL0 + 8)\r
-+#define IFX_PCIE_INTB (INT_NUM_IM4_IRL0 + 9)\r
-+#define IFX_PCIE_INTC (INT_NUM_IM4_IRL0 + 10)\r
-+#define IFX_PCIE_INTD (INT_NUM_IM4_IRL0 + 11)\r
-+#define MS(_v, _f) (((_v) & (_f)) >> _f##_S)\r
-+#define SM(_v, _f) (((_v) << _f##_S) & (_f))\r
-+#define IFX_REG_SET_BIT(_f, _r) \\r
-+ IFX_REG_W32((IFX_REG_R32((_r)) &~ (_f)) | (_f), (_r))\r
-+\r
-+static DEFINE_SPINLOCK(ifx_pcie_lock);\r
-+\r
-+u32 g_pcie_debug_flag = PCIE_MSG_ANY & (~PCIE_MSG_CFG);\r
-+\r
-+static ifx_pcie_irq_t pcie_irqs[IFX_PCIE_CORE_NR] = {\r
-+ {\r
-+ .ir_irq = {\r
-+ .irq = IFX_PCIE_IR,\r
-+ .name = "ifx_pcie_rc0",\r
-+ },\r
-+\r
-+ .legacy_irq = {\r
-+ {\r
-+ .irq_bit = PCIE_IRN_INTA,\r
-+ .irq = IFX_PCIE_INTA,\r
-+ },\r
-+ {\r
-+ .irq_bit = PCIE_IRN_INTB,\r
-+ .irq = IFX_PCIE_INTB,\r
-+ },\r
-+ {\r
-+ .irq_bit = PCIE_IRN_INTC,\r
-+ .irq = IFX_PCIE_INTC,\r
-+ },\r
-+ {\r
-+ .irq_bit = PCIE_IRN_INTD,\r
-+ .irq = IFX_PCIE_INTD,\r
-+ },\r
-+ },\r
-+ },\r
-+\r
-+#ifdef CONFIG_IFX_PCIE_2ND_CORE\r
-+ {\r
-+ .ir_irq = {\r
-+ .irq = IFX_PCIE1_IR,\r
-+ .name = "ifx_pcie_rc1",\r
-+ },\r
-+\r
-+ .legacy_irq = {\r
-+ {\r
-+ .irq_bit = PCIE_IRN_INTA,\r
-+ .irq = IFX_PCIE1_INTA,\r
-+ },\r
-+ {\r
-+ .irq_bit = PCIE_IRN_INTB,\r
-+ .irq = IFX_PCIE1_INTB,\r
-+ },\r
-+ {\r
-+ .irq_bit = PCIE_IRN_INTC,\r
-+ .irq = IFX_PCIE1_INTC,\r
-+ },\r
-+ {\r
-+ .irq_bit = PCIE_IRN_INTD,\r
-+ .irq = IFX_PCIE1_INTD,\r
-+ },\r
-+ },\r
-+\r
-+ },\r
-+#endif /* CONFIG_IFX_PCIE_2ND_CORE */\r
-+};\r
-+\r
-+void \r
-+ifx_pcie_debug(const char *fmt, ...)\r
-+{\r
-+ static char buf[256] = {0}; /* XXX */\r
-+ va_list ap;\r
-+\r
-+ va_start(ap, fmt);\r
-+ vsnprintf(buf, sizeof(buf), fmt, ap);\r
-+ va_end(ap); \r
-+\r
-+ printk("%s", buf);\r
-+}\r
-+\r
-+#ifdef IFX_PCI_PHY_DBG\r
-+/* Generate hot reset, XXX must catpure to verify */\r
-+static INLINE void \r
-+pcie_secondary_bus_reset(int pcie_port)\r
-+{\r
-+ int i;\r
-+ u32 reg;\r
-+#define IFX_PCIE_RESET_TIME 20\r
-+\r
-+ /* Assert Secondary Bus Reset */\r
-+ reg = IFX_REG_R32(PCIE_INTRBCTRL(pcie_port));\r
-+ reg |= PCIE_INTRBCTRL_RST_SECONDARY_BUS;\r
-+ IFX_REG_W32(reg, PCIE_INTRBCTRL(pcie_port));\r
-+\r
-+ /* De-assert Secondary Bus Reset */\r
-+ reg &= ~PCIE_INTRBCTRL_RST_SECONDARY_BUS;\r
-+ IFX_REG_W32(reg, PCIE_INTRBCTRL(pcie_port));\r
-+\r
-+ /* XXX, wait at least 100 ms, then restore again */\r
-+ for (i = 0; i < IFX_PCIE_RESET_TIME; i++) {\r
-+ mdelay(10);\r
-+ }\r
-+#undef IFX_PCIE_RESET_TIME\r
-+}\r
-+\r
-+/* Error or L0s to L0 */\r
-+static INLINE int \r
-+pcie_retrain_link(int pcie_port)\r
-+{\r
-+ int i;\r
-+ u32 reg;\r
-+#define IFX_PCIE_RETRAIN_TIME 1000\r
-+\r
-+ reg = IFX_REG_R32(PCIE_LCTLSTS(pcie_port));\r
-+ reg |= PCIE_LCTLSTS_RETRIAN_LINK;\r
-+ IFX_REG_W32(reg, PCIE_LCTLSTS(pcie_port));\r
-+\r
-+ /* Wait for the link to come up */\r
-+ for (i = 0; i < IFX_PCIE_RETRAIN_TIME; i++) {\r
-+ if (!(IFX_REG_R32(PCIE_LCTLSTS(pcie_port)) & PCIE_LCTLSTS_RETRAIN_PENDING)) {\r
-+ break;\r
-+ }\r
-+ udelay(100);\r
-+ }\r
-+ if (i >= IFX_PCIE_RETRAIN_TIME) {\r
-+ IFX_PCIE_PRINT(PCIE_MSG_INIT, "%s retrain timeout\n", __func__);\r
-+ return -1;\r
-+ }\r
-+ return 0;\r
-+#undef IFX_PCIE_RETRAIN_TIME\r
-+}\r
-+\r
-+static INLINE void \r
-+pcie_disable_scrambling(int pcie_port)\r
-+{\r
-+ u32 reg;\r
-+\r
-+ reg = IFX_REG_R32(PCIE_PLCR(pcie_port));\r
-+ reg |= PCIE_PLCR_SCRAMBLE_DISABLE;\r
-+ IFX_REG_W32(reg, PCIE_PLCR(pcie_port));\r
-+}\r
-+#endif /* IFX_PCI_PHY_DBG */\r
-+\r
-+static INLINE int \r
-+pcie_ltssm_enable(int pcie_port) \r
-+{\r
-+ int i;\r
-+#define IFX_PCIE_LTSSM_ENABLE_TIMEOUT 10\r
-+\r
-+ IFX_REG_W32(PCIE_RC_CCR_LTSSM_ENABLE, PCIE_RC_CCR(pcie_port)); /* Enable LTSSM */\r
-+\r
-+ /* Wait for the link to come up */\r
-+ for (i = 0; i < IFX_PCIE_LTSSM_ENABLE_TIMEOUT; i++) {\r
-+ if (!(IFX_REG_R32(PCIE_LCTLSTS(pcie_port)) & PCIE_LCTLSTS_RETRAIN_PENDING)) {\r
-+ break;\r
-+ }\r
-+ udelay(10);\r
-+ }\r
-+ if (i >= IFX_PCIE_LTSSM_ENABLE_TIMEOUT) {\r
-+ IFX_PCIE_PRINT(PCIE_MSG_INIT, "%s link timeout!!!!!\n", __func__);\r
-+ return -1;\r
-+ }\r
-+ return 0;\r
-+#undef IFX_PCIE_LTSSM_ENABLE_TIMEOUT\r
-+}\r
-+\r
-+static INLINE void \r
-+pcie_ltssm_disable(int pcie_port) \r
-+{\r
-+ IFX_REG_W32(0, PCIE_RC_CCR(pcie_port)); /* Disable LTSSM */\r
-+ IFX_PCIE_PRINT(PCIE_MSG_REG, "%s PCIE_RC_CCR 0x%08x\n", \r
-+ __func__, IFX_REG_R32(PCIE_RC_CCR(pcie_port)));\r
-+}\r
-+\r
-+static INLINE void\r
-+pcie_ahb_bus_error_suppress(int pcie_port)\r
-+{\r
-+ IFX_REG_W32(PCIE_AHB_CTRL_BUS_ERROR_SUPPRESS, PCIE_AHB_CTRL(pcie_port));\r
-+}\r
-+\r
-+static INLINE void \r
-+pcie_status_register_clear(int pcie_port)\r
-+{\r
-+ /* Clear the status register, XXX, seperate function */\r
-+ IFX_REG_W32(0, PCIE_RC_DR(pcie_port));\r
-+ IFX_REG_W32(0, PCIE_PCICMDSTS(pcie_port));\r
-+ IFX_REG_W32(0, PCIE_DCTLSTS(pcie_port));\r
-+ IFX_REG_W32(0, PCIE_LCTLSTS(pcie_port));\r
-+ IFX_REG_W32(0, PCIE_SLCTLSTS(pcie_port));\r
-+ IFX_REG_W32(0, PCIE_RSTS(pcie_port));\r
-+ IFX_REG_W32(0, PCIE_UES_R(pcie_port));\r
-+ IFX_REG_W32(0, PCIE_UEMR(pcie_port));\r
-+ IFX_REG_W32(0, PCIE_UESR(pcie_port));\r
-+ IFX_REG_W32(0, PCIE_CESR(pcie_port));\r
-+ IFX_REG_W32(0, PCIE_CEMR(pcie_port));\r
-+ IFX_REG_W32(0, PCIE_RESR(pcie_port));\r
-+ IFX_REG_W32(0, PCIE_PVCCRSR(pcie_port));\r
-+ IFX_REG_W32(0, PCIE_VC0_RSR0(pcie_port));\r
-+ IFX_REG_W32(0, PCIE_TPFCS(pcie_port));\r
-+ IFX_REG_W32(0, PCIE_TNPFCS(pcie_port));\r
-+ IFX_REG_W32(0, PCIE_TCFCS(pcie_port));\r
-+ IFX_REG_W32(0, PCIE_QSR(pcie_port));\r
-+ IFX_REG_W32(0, PCIE_IOBLSECS(pcie_port));\r
-+}\r
-+\r
-+static inline int \r
-+ifx_pcie_link_up(int pcie_port)\r
-+{\r
-+ return (IFX_REG_R32(PCIE_PHY_SR(pcie_port)) & PCIE_PHY_SR_PHY_LINK_UP) ? 1 : 0;\r
-+}\r
-+\r
-+#ifdef IFX_PCIE_DBG\r
-+static void \r
-+pcie_status_registers_dump(int pcie_port)\r
-+{\r
-+ printk(KERN_INFO "PCIe_PCICMDSTS: 0x%08x\n", IFX_REG_R32(PCIE_PCICMDSTS(pcie_port)));\r
-+ printk(KERN_INFO "PCIe_RC_DR: 0x%08x\n", IFX_REG_R32(PCIE_RC_DR(pcie_port)));\r
-+ printk(KERN_INFO "PCIe_DCTLSTS: 0x%08x\n", IFX_REG_R32(PCIE_DCTLSTS(pcie_port)));\r
-+ printk(KERN_INFO "PCIe_LCTLSTS: 0x%08x\n", IFX_REG_R32(PCIE_LCTLSTS(pcie_port)));\r
-+ printk(KERN_INFO "PCIe_SLCTLSTS: 0x%08x\n", IFX_REG_R32(PCIE_SLCTLSTS(pcie_port)));\r
-+ printk(KERN_INFO "PCIe_RSTS: 0x%08x\n", IFX_REG_R32(PCIE_RSTS(pcie_port)));\r
-+ printk(KERN_INFO "PCIe_UES_R: 0x%08x\n", IFX_REG_R32(PCIE_UES_R(pcie_port)));\r
-+ printk(KERN_INFO "PCIe_UEMR: 0x%08x\n", IFX_REG_R32(PCIE_UEMR(pcie_port)));\r
-+ printk(KERN_INFO "PCIe_UESR: 0x%08x\n", IFX_REG_R32(PCIE_UESR(pcie_port)));\r
-+ printk(KERN_INFO "PCIe_CESR: 0x%08x\n", IFX_REG_R32(PCIE_CESR(pcie_port)));\r
-+ printk(KERN_INFO "PCIe_CEMR: 0x%08x\n", IFX_REG_R32(PCIE_CEMR(pcie_port)));\r
-+ printk(KERN_INFO "PCIe_RESR: 0x%08x\n", IFX_REG_R32(PCIE_RESR(pcie_port)));\r
-+ printk(KERN_INFO "PCIe_ESIR: 0x%08x\n", IFX_REG_R32(PCIE_ESIR(pcie_port)));\r
-+ printk(KERN_INFO "PCIe_PVCCRSR: 0x%08x\n", IFX_REG_R32(PCIE_PVCCRSR(pcie_port)));\r
-+ printk(KERN_INFO "PCIe_VC0_RSR0: 0x%08x\n", IFX_REG_R32(PCIE_VC0_RSR0(pcie_port)));\r
-+ printk(KERN_INFO "PCIe_TPFCS: 0x%08x\n", IFX_REG_R32(PCIE_TPFCS(pcie_port)));\r
-+ printk(KERN_INFO "PCIe_TNPFCS: 0x%08x\n", IFX_REG_R32(PCIE_TNPFCS(pcie_port)));\r
-+ printk(KERN_INFO "PCIe_TCFCS: 0x%08x\n", IFX_REG_R32(PCIE_TCFCS(pcie_port)));\r
-+ printk(KERN_INFO "PCIe_QSR: 0x%08x\n", IFX_REG_R32(PCIE_QSR(pcie_port)));\r
-+ printk(KERN_INFO "PCIe_VCTAR1: 0x%08x\n", IFX_REG_R32(PCIE_VCTAR1(pcie_port)));\r
-+ printk(KERN_INFO "PCIe_VCTAR2: 0x%08x\n", IFX_REG_R32(PCIE_VCTAR2(pcie_port)));\r
-+ printk(KERN_INFO "PCIe_IOBLSECS: 0x%08x\n", IFX_REG_R32(PCIE_IOBLSECS(pcie_port)));\r
-+ printk(KERN_INFO "PCIe_ALTRT: 0x%08x\n", IFX_REG_R32(PCIE_ALTRT(pcie_port)));\r
-+ printk(KERN_INFO "PCIe_SNR: 0x%08x\n", IFX_REG_R32(PCIE_SNR(pcie_port)));\r
-+ printk(KERN_INFO "PCIe_DBR0: 0x%08x\n", IFX_REG_R32(PCIE_DBR0(pcie_port)));\r
-+ printk(KERN_INFO "PCIe_DBR1: 0x%08x\n", IFX_REG_R32(PCIE_DBR1(pcie_port)));\r
-+}\r
-+\r
-+static void \r
-+pcie_post_dump(int pcie_port)\r
-+{\r
-+ printk(KERN_INFO "PCIe_PCICMDSTS: 0x%08x\n", IFX_REG_R32(PCIE_PCICMDSTS(pcie_port)));\r
-+ printk(KERN_INFO "PCIe_MBML: 0x%08x\n", IFX_REG_R32(PCIE_MBML(pcie_port)));\r
-+ printk(KERN_INFO "PCIe_PBML: 0x%08x\n", IFX_REG_R32(PCIE_PMBL(pcie_port)));\r
-+ printk(KERN_INFO "PCIe_IOBLSECS: 0x%08x\n", IFX_REG_R32(PCIE_IOBLSECS(pcie_port)));\r
-+ printk(KERN_INFO "PCIe_IO_BANDL: 0x%08x\n", IFX_REG_R32(PCIE_IO_BANDL(pcie_port)));\r
-+ printk(KERN_INFO "PCIe_INTRBCTRL: 0x%08x\n", IFX_REG_R32(PCIE_INTRBCTRL(pcie_port)));\r
-+ printk(KERN_INFO "Power State: D%1d\n", IFX_REG_R32(PCIE_PM_CSR(pcie_port)) & PCIE_PM_CSR_POWER_STATE);\r
-+ printk(KERN_INFO "Negotiated Link Width: %d\n", MS(IFX_REG_R32(PCIE_LCTLSTS(pcie_port)), PCIE_LCTLSTS_NEGOTIATED_LINK_WIDTH));\r
-+ printk(KERN_INFO "Number of VCs: %d\n", IFX_REG_R32(PCIE_PVC1(pcie_port)) & PCIE_PVC1_EXT_VC_CNT);\r
-+ printk(KERN_INFO "Low-priority VCs: %d\n", MS(IFX_REG_R32(PCIE_PVC1(pcie_port)), PCIE_PVC1_LOW_PRI_EXT_VC_CNT));\r
-+ printk(KERN_INFO "VC Arbitration: 0x%08x\n", IFX_REG_R32(PCIE_PVC2(pcie_port)) & PCIE_PVC2_VC_ARB_WRR);\r
-+ printk(KERN_INFO "Port Arbitration: 0x%08x\n", IFX_REG_R32(PCIE_VC0_RC(pcie_port)) & PCIE_VC0_RC_PORT_ARB);\r
-+\r
-+ if (ifx_pcie_link_up(pcie_port)) {\r
-+ printk(KERN_INFO "PCIe PHY Link is UP\n");\r
-+ }\r
-+ else {\r
-+ printk(KERN_INFO "PCIe PHY Link is DOWN!\n");\r
-+ }\r
-+ if ((IFX_REG_R32(PCIE_RC_DR(pcie_port)) & PCIE_RC_DR_DLL_UP)) {\r
-+ printk(KERN_INFO "PCIe DLL is UP\n");\r
-+ }\r
-+ else {\r
-+ printk(KERN_INFO "PCIe DLL is DOWN!\n");\r
-+ }\r
-+\r
-+ if ((IFX_REG_R32(PCIE_LCTLSTS(pcie_port)) & PCIE_LCTLSTS_DLL_ACTIVE)) {\r
-+ printk(KERN_INFO "PCIE_LCTLSTS in DL_Active state!\n");\r
-+ }\r
-+ else {\r
-+ printk(KERN_INFO "PCIE_LCTLSTS NOT in DL_Active state!\n");\r
-+ }\r
-+ }\r
-+#endif /* IFX_PCIE_DBG */\r
-+\r
-+/* XXX, this function is not needed in fact */\r
-+static INLINE void\r
-+pcie_mem_io_setup(int pcie_port)\r
-+{\r
-+ u32 reg;\r
-+ /*\r
-+ * BAR[0:1] readonly register \r
-+ * RC contains only minimal BARs for packets mapped to this device \r
-+ * Mem/IO filters defines a range of memory occupied by memory mapped IO devices that\r
-+ * reside on the downstream side fo the bridge.\r
-+ */\r
-+ reg = SM((PCIE_MEM_PHY_PORT_TO_END(pcie_port) >> 20), PCIE_MBML_MEM_LIMIT_ADDR)\r
-+ | SM((PCIE_MEM_PHY_PORT_TO_BASE(pcie_port) >> 20), PCIE_MBML_MEM_BASE_ADDR);\r
-+\r
-+ IFX_REG_W32(reg, PCIE_MBML(pcie_port));\r
-+\r
-+ IFX_PCIE_PRINT(PCIE_MSG_REG, "%s PCIE_MBML: 0x%08x\n", \r
-+ __func__, IFX_REG_R32(PCIE_MBML(pcie_port)));\r
-+\r
-+#ifdef IFX_PCIE_PREFETCH_MEM_64BIT\r
-+ reg = SM((PCIE_MEM_PHY_PORT_TO_END(pcie_port) >> 20), PCIE_PMBL_END_ADDR)\r
-+ | SM((PCIE_MEM_PHY_PORT_TO_BASE(pcie_port) >> 20), PCIE_PMBL_UPPER_12BIT)\r
-+ | PCIE_PMBL_64BIT_ADDR;\r
-+ IFX_REG_W32(reg, PCIE_PMBL(pcie_port));\r
-+\r
-+ /* Must configure upper 32bit */\r
-+ IFX_REG_W32(0, PCIE_PMBU32(pcie_port));\r
-+ IFX_REG_W32(0, PCIE_PMLU32(pcie_port));\r
-+#else\r
-+ /* PCIe_PBML, same as MBML */\r
-+ IFX_REG_W32(IFX_REG_R32(PCIE_MBML(pcie_port)), PCIE_PMBL(pcie_port));\r
-+#endif \r
-+ IFX_PCIE_PRINT(PCIE_MSG_REG, "%s PCIE_PMBL: 0x%08x\n",\r
-+ __func__, IFX_REG_R32(PCIE_PMBL(pcie_port)));\r
-+\r
-+ /* IO Address Range */\r
-+ reg = SM((PCIE_IO_PHY_PORT_TO_END(pcie_port) >> 12), PCIE_IOBLSECS_IO_LIMIT_ADDR)\r
-+ | SM((PCIE_IO_PHY_PORT_TO_BASE(pcie_port) >> 12), PCIE_IOBLSECS_IO_BASE_ADDR);\r
-+#ifdef IFX_PCIE_IO_32BIT \r
-+ reg |= PCIE_IOBLSECS_32BIT_IO_ADDR;\r
-+#endif /* IFX_PCIE_IO_32BIT */\r
-+ IFX_REG_W32(reg, PCIE_IOBLSECS(pcie_port));\r
-+\r
-+ IFX_PCIE_PRINT(PCIE_MSG_REG, "%s PCIE_IOBLSECS: 0x%08x\n",\r
-+ __func__, IFX_REG_R32(PCIE_IOBLSECS(pcie_port)));\r
-+#ifdef IFX_PCIE_IO_32BIT\r
-+ reg = SM((PCIE_IO_PHY_PORT_TO_END(pcie_port) >> 16), PCIE_IO_BANDL_UPPER_16BIT_IO_LIMIT)\r
-+ | SM((PCIE_IO_PHY_PORT_TO_BASE(pcie_port) >> 16), PCIE_IO_BANDL_UPPER_16BIT_IO_BASE);\r
-+ IFX_REG_W32(reg, PCIE_IO_BANDL(pcie_port));\r
-+\r
-+ IFX_PCIE_PRINT(PCIE_MSG_REG, "%s PCIE_IO_BANDL: 0x%08x\n",\r
-+ __func__, IFX_REG_R32(PCIE_IO_BANDL(pcie_port)));\r
-+#endif /* IFX_PCIE_IO_32BIT */\r
-+}\r
-+\r
-+static INLINE void\r
-+pcie_msi_setup(int pcie_port)\r
-+{\r
-+ u32 reg;\r
-+\r
-+ /* XXX, MSI stuff should only apply to EP */\r
-+ /* MSI Capability: Only enable 32-bit addresses */\r
-+ reg = IFX_REG_R32(PCIE_MCAPR(pcie_port));\r
-+ reg &= ~PCIE_MCAPR_ADDR64_CAP;\r
-+\r
-+ reg |= PCIE_MCAPR_MSI_ENABLE;\r
-+\r
-+ /* Disable multiple message */\r
-+ reg &= ~(PCIE_MCAPR_MULTI_MSG_CAP | PCIE_MCAPR_MULTI_MSG_ENABLE);\r
-+ IFX_REG_W32(reg, PCIE_MCAPR(pcie_port));\r
-+ IFX_PCIE_PRINT(PCIE_MSG_REG, "%s PCIE_MCAPR: 0x%08x\n", \r
-+ __func__, IFX_REG_R32(PCIE_MCAPR(pcie_port)));\r
-+}\r
-+\r
-+static INLINE void\r
-+pcie_pm_setup(int pcie_port)\r
-+{\r
-+ u32 reg;\r
-+\r
-+ /* Enable PME, Soft reset enabled */\r
-+ reg = IFX_REG_R32(PCIE_PM_CSR(pcie_port));\r
-+ reg |= PCIE_PM_CSR_PME_ENABLE | PCIE_PM_CSR_SW_RST;\r
-+ IFX_REG_W32(reg, PCIE_PM_CSR(pcie_port));\r
-+ IFX_PCIE_PRINT(PCIE_MSG_REG, "%s PCIE_PM_CSR: 0x%08x\n", \r
-+ __func__, IFX_REG_R32(PCIE_PM_CSR(pcie_port)));\r
-+}\r
-+\r
-+static INLINE void\r
-+pcie_bus_setup(int pcie_port) \r
-+{\r
-+ u32 reg;\r
-+\r
-+ reg = SM(0, PCIE_BNR_PRIMARY_BUS_NUM) | SM(1, PCIE_PNR_SECONDARY_BUS_NUM) | SM(0xFF, PCIE_PNR_SUB_BUS_NUM);\r
-+ IFX_REG_W32(reg, PCIE_BNR(pcie_port));\r
-+ IFX_PCIE_PRINT(PCIE_MSG_REG, "%s PCIE_BNR: 0x%08x\n", \r
-+ __func__, IFX_REG_R32(PCIE_BNR(pcie_port)));\r
-+}\r
-+\r
-+static INLINE void\r
-+pcie_device_setup(int pcie_port)\r
-+{\r
-+ u32 reg;\r
-+\r
-+ /* Device capability register, set up Maximum payload size */\r
-+ reg = IFX_REG_R32(PCIE_DCAP(pcie_port));\r
-+ reg |= PCIE_DCAP_ROLE_BASE_ERR_REPORT;\r
-+ reg |= SM(PCIE_MAX_PAYLOAD_128, PCIE_DCAP_MAX_PAYLOAD_SIZE);\r
-+\r
-+ /* Only available for EP */\r
-+ reg &= ~(PCIE_DCAP_EP_L0S_LATENCY | PCIE_DCAP_EP_L1_LATENCY);\r
-+ IFX_REG_W32(reg, PCIE_DCAP(pcie_port));\r
-+ IFX_PCIE_PRINT(PCIE_MSG_REG, "%s PCIE_DCAP: 0x%08x\n",\r
-+ __func__, IFX_REG_R32(PCIE_DCAP(pcie_port)));\r
-+\r
-+ /* Device control and status register */\r
-+ /* Set Maximum Read Request size for the device as a Requestor */\r
-+ reg = IFX_REG_R32(PCIE_DCTLSTS(pcie_port));\r
-+\r
-+ /* \r
-+ * Request size can be larger than the MPS used, but the completions returned \r
-+ * for the read will be bounded by the MPS size.\r
-+ * In our system, Max request size depends on AHB burst size. It is 64 bytes.\r
-+ * but we set it as 128 as minimum one.\r
-+ */\r
-+ reg |= SM(PCIE_MAX_PAYLOAD_128, PCIE_DCTLSTS_MAX_READ_SIZE)\r
-+ | SM(PCIE_MAX_PAYLOAD_128, PCIE_DCTLSTS_MAX_PAYLOAD_SIZE);\r
-+\r
-+ /* Enable relaxed ordering, no snoop, and all kinds of errors */\r
-+ reg |= PCIE_DCTLSTS_RELAXED_ORDERING_EN | PCIE_DCTLSTS_ERR_EN | PCIE_DCTLSTS_NO_SNOOP_EN;\r
-+\r
-+ IFX_REG_W32(reg, PCIE_DCTLSTS(pcie_port));\r
-+ IFX_PCIE_PRINT(PCIE_MSG_REG, "%s PCIE_DCTLSTS: 0x%08x\n",\r
-+ __func__, IFX_REG_R32(PCIE_DCTLSTS(pcie_port)));\r
-+}\r
-+\r
-+static INLINE void\r
-+pcie_link_setup(int pcie_port)\r
-+{\r
-+ u32 reg;\r
-+\r
-+ /*\r
-+ * XXX, Link capability register, bit 18 for EP CLKREQ# dynamic clock management for L1, L2/3 CPM \r
-+ * L0s is reported during link training via TS1 order set by N_FTS\r
-+ */\r
-+ reg = IFX_REG_R32(PCIE_LCAP(pcie_port));\r
-+ reg &= ~PCIE_LCAP_L0S_EIXT_LATENCY;\r
-+ reg |= SM(3, PCIE_LCAP_L0S_EIXT_LATENCY);\r
-+ IFX_REG_W32(reg, PCIE_LCAP(pcie_port));\r
-+ IFX_PCIE_PRINT(PCIE_MSG_REG, "%s PCIE_LCAP: 0x%08x\n",\r
-+ __func__, IFX_REG_R32(PCIE_LCAP(pcie_port)));\r
-+\r
-+ /* Link control and status register */\r
-+ reg = IFX_REG_R32(PCIE_LCTLSTS(pcie_port));\r
-+\r
-+ /* Link Enable, ASPM enabled */\r
-+ reg &= ~PCIE_LCTLSTS_LINK_DISABLE;\r
-+\r
-+#ifdef CONFIG_PCIEASPM\r
-+ /* \r
-+ * We use the same physical reference clock that the platform provides on the connector \r
-+ * It paved the way for ASPM to calculate the new exit Latency\r
-+ */\r
-+ reg |= PCIE_LCTLSTS_SLOT_CLK_CFG;\r
-+ reg |= PCIE_LCTLSTS_COM_CLK_CFG;\r
-+ /*\r
-+ * We should disable ASPM by default except that we have dedicated power management support\r
-+ * Enable ASPM will cause the system hangup/instability, performance degration\r
-+ */\r
-+ reg |= PCIE_LCTLSTS_ASPM_ENABLE;\r
-+#else\r
-+ reg &= ~PCIE_LCTLSTS_ASPM_ENABLE;\r
-+#endif /* CONFIG_PCIEASPM */\r
-+\r
-+ /* \r
-+ * The maximum size of any completion with data packet is bounded by the MPS setting \r
-+ * in device control register \r
-+ */\r
-+\r
-+ /* RCB may cause multiple split transactions, two options available, we use 64 byte RCB */\r
-+ reg &= ~ PCIE_LCTLSTS_RCB128;\r
-+\r
-+ IFX_REG_W32(reg, PCIE_LCTLSTS(pcie_port));\r
-+ IFX_PCIE_PRINT(PCIE_MSG_REG, "%s PCIE_LCTLSTS: 0x%08x\n",\r
-+ __func__, IFX_REG_R32(PCIE_LCTLSTS(pcie_port)));\r
-+}\r
-+\r
-+static INLINE void\r
-+pcie_error_setup(int pcie_port)\r
-+{\r
-+ u32 reg;\r
-+\r
-+ /* \r
-+ * Forward ERR_COR, ERR_NONFATAL, ERR_FATAL to the backbone \r
-+ * Poisoned write TLPs and completions indicating poisoned TLPs will set the PCIe_PCICMDSTS.MDPE \r
-+ */\r
-+ reg = IFX_REG_R32(PCIE_INTRBCTRL(pcie_port));\r
-+ reg |= PCIE_INTRBCTRL_SERR_ENABLE | PCIE_INTRBCTRL_PARITY_ERR_RESP_ENABLE;\r
-+\r
-+ IFX_REG_W32(reg, PCIE_INTRBCTRL(pcie_port));\r
-+ IFX_PCIE_PRINT(PCIE_MSG_REG, "%s PCIE_INTRBCTRL: 0x%08x\n",\r
-+ __func__, IFX_REG_R32(PCIE_INTRBCTRL(pcie_port)));\r
-+\r
-+ /* Uncorrectable Error Mask Register, Unmask <enable> all bits in PCIE_UESR */\r
-+ reg = IFX_REG_R32(PCIE_UEMR(pcie_port));\r
-+ reg &= ~PCIE_ALL_UNCORRECTABLE_ERR;\r
-+ IFX_REG_W32(reg, PCIE_UEMR(pcie_port));\r
-+ IFX_PCIE_PRINT(PCIE_MSG_REG, "%s PCIE_UEMR: 0x%08x\n",\r
-+ __func__, IFX_REG_R32(PCIE_UEMR(pcie_port)));\r
-+\r
-+ /* Uncorrectable Error Severity Register, ALL errors are FATAL */\r
-+ IFX_REG_W32(PCIE_ALL_UNCORRECTABLE_ERR, PCIE_UESR(pcie_port));\r
-+ IFX_PCIE_PRINT(PCIE_MSG_REG, "%s PCIE_UESR: 0x%08x\n",\r
-+ __func__, IFX_REG_R32(PCIE_UESR(pcie_port)));\r
-+\r
-+ /* Correctable Error Mask Register, unmask <enable> all bits */\r
-+ reg = IFX_REG_R32(PCIE_CEMR(pcie_port));\r
-+ reg &= ~PCIE_CORRECTABLE_ERR;\r
-+ IFX_REG_W32(reg, PCIE_CEMR(pcie_port));\r
-+ IFX_PCIE_PRINT(PCIE_MSG_REG, "%s PCIE_CEMR: 0x%08x\n",\r
-+ __func__, IFX_REG_R32(PCIE_CEMR(pcie_port)));\r
-+\r
-+ /* Advanced Error Capabilities and Control Registr */\r
-+ reg = IFX_REG_R32(PCIE_AECCR(pcie_port));\r
-+ reg |= PCIE_AECCR_ECRC_CHECK_EN | PCIE_AECCR_ECRC_GEN_EN;\r
-+ IFX_REG_W32(reg, PCIE_AECCR(pcie_port));\r
-+ IFX_PCIE_PRINT(PCIE_MSG_REG, "%s PCIE_AECCR: 0x%08x\n",\r
-+ __func__, IFX_REG_R32(PCIE_AECCR(pcie_port)));\r
-+\r
-+ /* Root Error Command Register, Report all types of errors */\r
-+ reg = IFX_REG_R32(PCIE_RECR(pcie_port));\r
-+ reg |= PCIE_RECR_ERR_REPORT_EN;\r
-+ IFX_REG_W32(reg, PCIE_RECR(pcie_port));\r
-+ IFX_PCIE_PRINT(PCIE_MSG_REG, "%s PCIE_RECR: 0x%08x\n",\r
-+ __func__, IFX_REG_R32(PCIE_RECR(pcie_port)));\r
-+\r
-+ /* Clear the Root status register */ \r
-+ reg = IFX_REG_R32(PCIE_RESR(pcie_port));\r
-+ IFX_REG_W32(reg, PCIE_RESR(pcie_port));\r
-+}\r
-+\r
-+static INLINE void\r
-+pcie_root_setup(int pcie_port)\r
-+{\r
-+ u32 reg;\r
-+\r
-+ /* Root control and capabilities register */\r
-+ reg = IFX_REG_R32(PCIE_RCTLCAP(pcie_port));\r
-+ reg |= PCIE_RCTLCAP_SERR_ENABLE | PCIE_RCTLCAP_PME_INT_EN;\r
-+ IFX_REG_W32(reg, PCIE_RCTLCAP(pcie_port));\r
-+ IFX_PCIE_PRINT(PCIE_MSG_REG, "%s PCIE_RCTLCAP: 0x%08x\n",\r
-+ __func__, IFX_REG_R32(PCIE_RCTLCAP(pcie_port)));\r
-+}\r
-+\r
-+static INLINE void\r
-+pcie_vc_setup(int pcie_port)\r
-+{\r
-+ u32 reg;\r
-+\r
-+ /* Port VC Capability Register 2 */\r
-+ reg = IFX_REG_R32(PCIE_PVC2(pcie_port));\r
-+ reg &= ~PCIE_PVC2_VC_ARB_WRR;\r
-+ reg |= PCIE_PVC2_VC_ARB_16P_FIXED_WRR;\r
-+ IFX_REG_W32(reg, PCIE_PVC2(pcie_port));\r
-+ IFX_PCIE_PRINT(PCIE_MSG_REG, "%s PCIE_PVC2: 0x%08x\n",\r
-+ __func__, IFX_REG_R32(PCIE_PVC2(pcie_port)));\r
-+\r
-+ /* VC0 Resource Capability Register */\r
-+ reg = IFX_REG_R32(PCIE_VC0_RC(pcie_port));\r
-+ reg &= ~PCIE_VC0_RC_REJECT_SNOOP;\r
-+ IFX_REG_W32(reg, PCIE_VC0_RC(pcie_port));\r
-+ IFX_PCIE_PRINT(PCIE_MSG_REG, "%s PCIE_VC0_RC: 0x%08x\n",\r
-+ __func__, IFX_REG_R32(PCIE_VC0_RC(pcie_port)));\r
-+}\r
-+\r
-+static INLINE void\r
-+pcie_port_logic_setup(int pcie_port)\r
-+{\r
-+ u32 reg;\r
-+\r
-+ /* FTS number, default 12, increase to 63, may increase time from/to L0s to L0 */\r
-+ reg = IFX_REG_R32(PCIE_AFR(pcie_port));\r
-+ reg &= ~(PCIE_AFR_FTS_NUM | PCIE_AFR_COM_FTS_NUM);\r
-+ reg |= SM(PCIE_AFR_FTS_NUM_DEFAULT, PCIE_AFR_FTS_NUM)\r
-+ | SM(PCIE_AFR_FTS_NUM_DEFAULT, PCIE_AFR_COM_FTS_NUM);\r
-+ /* L0s and L1 entry latency */\r
-+ reg &= ~(PCIE_AFR_L0S_ENTRY_LATENCY | PCIE_AFR_L1_ENTRY_LATENCY);\r
-+ reg |= SM(PCIE_AFR_L0S_ENTRY_LATENCY_DEFAULT, PCIE_AFR_L0S_ENTRY_LATENCY)\r
-+ | SM(PCIE_AFR_L1_ENTRY_LATENCY_DEFAULT, PCIE_AFR_L1_ENTRY_LATENCY);\r
-+ IFX_REG_W32(reg, PCIE_AFR(pcie_port));\r
-+\r
-+ IFX_PCIE_PRINT(PCIE_MSG_REG, "%s PCIE_AFR: 0x%08x\n",\r
-+ __func__, IFX_REG_R32(PCIE_AFR(pcie_port)));\r
-+\r
-+ /* Port Link Control Register */\r
-+ reg = IFX_REG_R32(PCIE_PLCR(pcie_port));\r
-+ reg |= PCIE_PLCR_DLL_LINK_EN; /* Enable the DLL link */\r
-+ IFX_REG_W32(reg, PCIE_PLCR(pcie_port));\r
-+ IFX_PCIE_PRINT(PCIE_MSG_REG, "%s PCIE_PLCR: 0x%08x\n",\r
-+ __func__, IFX_REG_R32(PCIE_PLCR(pcie_port)));\r
-+\r
-+ /* Lane Skew Register */\r
-+ reg = IFX_REG_R32(PCIE_LSR(pcie_port));\r
-+ /* Enable ACK/NACK and FC */\r
-+ reg &= ~(PCIE_LSR_ACKNAK_DISABLE | PCIE_LSR_FC_DISABLE); \r
-+ IFX_REG_W32(reg, PCIE_LSR(pcie_port));\r
-+ IFX_PCIE_PRINT(PCIE_MSG_REG, "%s PCIE_LSR: 0x%08x\n",\r
-+ __func__, IFX_REG_R32(PCIE_LSR(pcie_port)));\r
-+\r
-+ /* Symbol Timer Register and Filter Mask Register 1 */\r
-+ reg = IFX_REG_R32(PCIE_STRFMR(pcie_port));\r
-+\r
-+ /* Default SKP interval is very accurate already, 5us */\r
-+ /* Enable IO/CFG transaction */\r
-+ reg |= PCIE_STRFMR_RX_CFG_TRANS_ENABLE | PCIE_STRFMR_RX_IO_TRANS_ENABLE;\r
-+ /* Disable FC WDT */\r
-+ reg &= ~PCIE_STRFMR_FC_WDT_DISABLE;\r
-+ IFX_REG_W32(reg, PCIE_STRFMR(pcie_port));\r
-+ IFX_PCIE_PRINT(PCIE_MSG_REG, "%s PCIE_STRFMR: 0x%08x\n",\r
-+ __func__, IFX_REG_R32(PCIE_STRFMR(pcie_port)));\r
-+\r
-+ /* Filter Masker Register 2 */\r
-+ reg = IFX_REG_R32(PCIE_FMR2(pcie_port));\r
-+ reg |= PCIE_FMR2_VENDOR_MSG1_PASSED_TO_TRGT1 | PCIE_FMR2_VENDOR_MSG0_PASSED_TO_TRGT1;\r
-+ IFX_REG_W32(reg, PCIE_FMR2(pcie_port));\r
-+ IFX_PCIE_PRINT(PCIE_MSG_REG, "%s PCIE_FMR2: 0x%08x\n",\r
-+ __func__, IFX_REG_R32(PCIE_FMR2(pcie_port)));\r
-+\r
-+ /* VC0 Completion Receive Queue Control Register */\r
-+ reg = IFX_REG_R32(PCIE_VC0_CRQCR(pcie_port));\r
-+ reg &= ~PCIE_VC0_CRQCR_CPL_TLP_QUEUE_MODE;\r
-+ reg |= SM(PCIE_VC0_TLP_QUEUE_MODE_BYPASS, PCIE_VC0_CRQCR_CPL_TLP_QUEUE_MODE);\r
-+ IFX_REG_W32(reg, PCIE_VC0_CRQCR(pcie_port));\r
-+ IFX_PCIE_PRINT(PCIE_MSG_REG, "%s PCIE_VC0_CRQCR: 0x%08x\n",\r
-+ __func__, IFX_REG_R32(PCIE_VC0_CRQCR(pcie_port)));\r
-+}\r
-+\r
-+static INLINE void \r
-+pcie_rc_cfg_reg_setup(int pcie_port)\r
-+{\r
-+ pcie_ltssm_disable(pcie_port);\r
-+ pcie_mem_io_setup(pcie_port);\r
-+ pcie_msi_setup(pcie_port);\r
-+ pcie_pm_setup(pcie_port);\r
-+ pcie_bus_setup(pcie_port);\r
-+ pcie_device_setup(pcie_port);\r
-+ pcie_link_setup(pcie_port);\r
-+ pcie_error_setup(pcie_port);\r
-+ pcie_root_setup(pcie_port);\r
-+ pcie_vc_setup(pcie_port);\r
-+ pcie_port_logic_setup(pcie_port);\r
-+}\r
-+\r
-+static int \r
-+ifx_pcie_wait_phy_link_up(int pcie_port)\r
-+{\r
-+#define IFX_PCIE_PHY_LINK_UP_TIMEOUT 1000 /* XXX, tunable */\r
-+ int i;\r
-+\r
-+ /* Wait for PHY link is up */\r
-+ for (i = 0; i < IFX_PCIE_PHY_LINK_UP_TIMEOUT; i++) {\r
-+ if (ifx_pcie_link_up(pcie_port)) {\r
-+ break;\r
-+ }\r
-+ udelay(100);\r
-+ }\r
-+ if (i >= IFX_PCIE_PHY_LINK_UP_TIMEOUT) {\r
-+ printk(KERN_ERR "%s timeout\n", __func__);\r
-+ return -1;\r
-+ }\r
-+\r
-+ /* Check data link up or not */\r
-+ if (!(IFX_REG_R32(PCIE_RC_DR(pcie_port)) & PCIE_RC_DR_DLL_UP)) {\r
-+ printk(KERN_ERR "%s DLL link is still down\n", __func__);\r
-+ return -1;\r
-+ }\r
-+\r
-+ /* Check Data link active or not */\r
-+ if (!(IFX_REG_R32(PCIE_LCTLSTS(pcie_port)) & PCIE_LCTLSTS_DLL_ACTIVE)) {\r
-+ printk(KERN_ERR "%s DLL is not active\n", __func__);\r
-+ return -1;\r
-+ }\r
-+ return 0;\r
-+#undef IFX_PCIE_PHY_LINK_UP_TIMEOUT\r
-+}\r
-+\r
-+static INLINE int\r
-+pcie_app_loigc_setup(int pcie_port)\r
-+{\r
-+#ifdef IFX_PCIE_PHY_DBG\r
-+ pcie_disable_scrambling(pcie_port);\r
-+#endif /* IFX_PCIE_PHY_DBG */\r
-+ pcie_ahb_bus_error_suppress(pcie_port);\r
-+\r
-+ /* Pull PCIe EP out of reset */\r
-+ pcie_device_rst_deassert(pcie_port);\r
-+\r
-+ /* Start LTSSM training between RC and EP */\r
-+ pcie_ltssm_enable(pcie_port);\r
-+\r
-+ /* Check PHY status after enabling LTSSM */\r
-+ if (ifx_pcie_wait_phy_link_up(pcie_port) != 0) {\r
-+ return -1;\r
-+ }\r
-+ return 0;\r
-+}\r
-+\r
-+/* \r
-+ * Must be done after ltssm due to based on negotiated link \r
-+ * width and payload size\r
-+ * Update the Replay Time Limit. Empirically, some PCIe \r
-+ * devices take a little longer to respond than expected under \r
-+ * load. As a workaround for this we configure the Replay Time \r
-+ * Limit to the value expected for a 512 byte MPS instead of \r
-+ * our actual 128 byte MPS. The numbers below are directly \r
-+ * from the PCIe spec table 3-4/5. \r
-+ */ \r
-+static INLINE void\r
-+pcie_replay_time_update(int pcie_port)\r
-+{\r
-+ u32 reg;\r
-+ int nlw;\r
-+ int rtl;\r
-+\r
-+ reg = IFX_REG_R32(PCIE_LCTLSTS(pcie_port));\r
-+\r
-+ nlw = MS(reg, PCIE_LCTLSTS_NEGOTIATED_LINK_WIDTH);\r
-+ switch (nlw) {\r
-+ case PCIE_MAX_LENGTH_WIDTH_X1:\r
-+ rtl = 1677;\r
-+ break;\r
-+ case PCIE_MAX_LENGTH_WIDTH_X2:\r
-+ rtl = 867;\r
-+ break;\r
-+ case PCIE_MAX_LENGTH_WIDTH_X4:\r
-+ rtl = 462;\r
-+ break;\r
-+ case PCIE_MAX_LENGTH_WIDTH_X8:\r
-+ rtl = 258;\r
-+ break;\r
-+ default:\r
-+ rtl = 1677;\r
-+ break;\r
-+ }\r
-+ reg = IFX_REG_R32(PCIE_ALTRT(pcie_port));\r
-+ reg &= ~PCIE_ALTRT_REPLAY_TIME_LIMIT;\r
-+ reg |= SM(rtl, PCIE_ALTRT_REPLAY_TIME_LIMIT);\r
-+ IFX_REG_W32(reg, PCIE_ALTRT(pcie_port));\r
-+\r
-+ IFX_PCIE_PRINT(PCIE_MSG_REG, "%s PCIE_ALTRT 0x%08x\n",\r
-+ __func__, IFX_REG_R32(PCIE_ALTRT(pcie_port)));\r
-+}\r
-+\r
-+/*\r
-+ * Table 359 Enhanced Configuration Address Mapping1)\r
-+ * 1) This table is defined in Table 7-1, page 341, PCI Express Base Specification v1.1\r
-+ * Memory Address PCI Express Configuration Space\r
-+ * A[(20+n-1):20] Bus Number 1 < n < 8\r
-+ * A[19:15] Device Number\r
-+ * A[14:12] Function Number\r
-+ * A[11:8] Extended Register Number\r
-+ * A[7:2] Register Number\r
-+ * A[1:0] Along with size of the access, used to generate Byte Enables\r
-+ * For VR9, only the address bits [22:0] are mapped to the configuration space:\r
-+ * . Address bits [22:20] select the target bus (1-of-8)1)\r
-+ * . Address bits [19:15] select the target device (1-of-32) on the bus\r
-+ * . Address bits [14:12] select the target function (1-of-8) within the device.\r
-+ * . Address bits [11:2] selects the target dword (1-of-1024) within the selected function.s configuration space\r
-+ * . Address bits [1:0] define the start byte location within the selected dword.\r
-+ */\r
-+static inline u32\r
-+pcie_bus_addr(u8 bus_num, u16 devfn, int where)\r
-+{\r
-+ u32 addr;\r
-+ u8 bus;\r
-+\r
-+ if (!bus_num) {\r
-+ /* type 0 */\r
-+ addr = ((PCI_SLOT(devfn) & 0x1F) << 15) | ((PCI_FUNC(devfn) & 0x7) << 12) | ((where & 0xFFF)& ~3);\r
-+ } \r
-+ else {\r
-+ bus = bus_num;\r
-+ /* type 1, only support 8 buses */\r
-+ addr = ((bus & 0x7) << 20) | ((PCI_SLOT(devfn) & 0x1F) << 15) |\r
-+ ((PCI_FUNC(devfn) & 0x7) << 12) | ((where & 0xFFF) & ~3);\r
-+ }\r
-+ IFX_PCIE_PRINT(PCIE_MSG_CFG, "%s: bus addr : %02x:%02x.%01x/%02x, addr=%08x\n",\r
-+ __func__, bus_num, PCI_SLOT(devfn), PCI_FUNC(devfn), where, addr);\r
-+ return addr;\r
-+}\r
-+\r
-+static int \r
-+pcie_valid_config(int pcie_port, int bus, int dev)\r
-+{\r
-+ /* RC itself */\r
-+ if ((bus == 0) && (dev == 0)) {\r
-+ return 1;\r
-+ }\r
-+\r
-+ /* No physical link */\r
-+ if (!ifx_pcie_link_up(pcie_port)) {\r
-+ return 0;\r
-+ }\r
-+\r
-+ /* Bus zero only has RC itself\r
-+ * XXX, check if EP will be integrated \r
-+ */\r
-+ if ((bus == 0) && (dev != 0)) {\r
-+ return 0;\r
-+ }\r
-+\r
-+ /* Maximum 8 buses supported for VRX */\r
-+ if (bus > 9) {\r
-+ return 0;\r
-+ }\r
-+\r
-+ /* \r
-+ * PCIe is PtP link, one bus only supports only one device \r
-+ * except bus zero and PCIe switch which is virtual bus device\r
-+ * The following two conditions really depends on the system design\r
-+ * and attached the device.\r
-+ * XXX, how about more new switch\r
-+ */\r
-+ if ((bus == 1) && (dev != 0)) {\r
-+ return 0;\r
-+ }\r
-+\r
-+ if ((bus >= 3) && (dev != 0)) {\r
-+ return 0;\r
-+ }\r
-+ return 1;\r
-+}\r
-+\r
-+static INLINE u32 \r
-+ifx_pcie_cfg_rd(int pcie_port, u32 reg)\r
-+{\r
-+ return IFX_REG_R32((volatile u32 *)(PCIE_CFG_PORT_TO_BASE(pcie_port) + reg));\r
-+}\r
-+\r
-+static INLINE void \r
-+ifx_pcie_cfg_wr(int pcie_port, unsigned int reg, u32 val)\r
-+{\r
-+ IFX_REG_W32( val, (volatile u32 *)(PCIE_CFG_PORT_TO_BASE(pcie_port) + reg));\r
-+}\r
-+\r
-+static INLINE u32 \r
-+ifx_pcie_rc_cfg_rd(int pcie_port, u32 reg)\r
-+{\r
-+ return IFX_REG_R32((volatile u32 *)(PCIE_RC_PORT_TO_BASE(pcie_port) + reg));\r
-+}\r
-+\r
-+static INLINE void \r
-+ifx_pcie_rc_cfg_wr(int pcie_port, unsigned int reg, u32 val)\r
-+{\r
-+ IFX_REG_W32(val, (volatile u32 *)(PCIE_RC_PORT_TO_BASE(pcie_port) + reg));\r
-+}\r
-+\r
-+u32 \r
-+ifx_pcie_bus_enum_read_hack(int where, u32 value)\r
-+{\r
-+ u32 tvalue = value;\r
-+\r
-+ if (where == PCI_PRIMARY_BUS) {\r
-+ u8 primary, secondary, subordinate;\r
-+\r
-+ primary = tvalue & 0xFF;\r
-+ secondary = (tvalue >> 8) & 0xFF;\r
-+ subordinate = (tvalue >> 16) & 0xFF;\r
-+ primary += pcibios_1st_host_bus_nr();\r
-+ secondary += pcibios_1st_host_bus_nr();\r
-+ subordinate += pcibios_1st_host_bus_nr();\r
-+ tvalue = (tvalue & 0xFF000000) | (u32)primary | (u32)(secondary << 8) | (u32)(subordinate << 16);\r
-+ }\r
-+ return tvalue;\r
-+}\r
-+\r
-+u32 \r
-+ifx_pcie_bus_enum_write_hack(int where, u32 value)\r
-+{\r
-+ u32 tvalue = value;\r
-+\r
-+ if (where == PCI_PRIMARY_BUS) {\r
-+ u8 primary, secondary, subordinate;\r
-+\r
-+ primary = tvalue & 0xFF;\r
-+ secondary = (tvalue >> 8) & 0xFF;\r
-+ subordinate = (tvalue >> 16) & 0xFF;\r
-+ if (primary > 0 && primary != 0xFF) {\r
-+ primary -= pcibios_1st_host_bus_nr();\r
-+ }\r
-+\r
-+ if (secondary > 0 && secondary != 0xFF) {\r
-+ secondary -= pcibios_1st_host_bus_nr();\r
-+ }\r
-+ if (subordinate > 0 && subordinate != 0xFF) {\r
-+ subordinate -= pcibios_1st_host_bus_nr();\r
-+ }\r
-+ tvalue = (tvalue & 0xFF000000) | (u32)primary | (u32)(secondary << 8) | (u32)(subordinate << 16);\r
-+ }\r
-+ else if (where == PCI_SUBORDINATE_BUS) {\r
-+ u8 subordinate = tvalue & 0xFF;\r
-+\r
-+ subordinate = subordinate > 0 ? subordinate - pcibios_1st_host_bus_nr() : 0;\r
-+ tvalue = subordinate;\r
-+ }\r
-+ return tvalue;\r
-+}\r
-+\r
-+/** \r
-+ * \fn static int ifx_pcie_read_config(struct pci_bus *bus, u32 devfn, \r
-+ * int where, int size, u32 *value)\r
-+ * \brief Read a value from configuration space \r
-+ * \r
-+ * \param[in] bus Pointer to pci bus\r
-+ * \param[in] devfn PCI device function number\r
-+ * \param[in] where PCI register number \r
-+ * \param[in] size Register read size\r
-+ * \param[out] value Pointer to return value\r
-+ * \return PCIBIOS_BAD_REGISTER_NUMBER Invalid register number\r
-+ * \return PCIBIOS_FUNC_NOT_SUPPORTED PCI function not supported\r
-+ * \return PCIBIOS_DEVICE_NOT_FOUND PCI device not found\r
-+ * \return PCIBIOS_SUCCESSFUL OK\r
-+ * \ingroup IFX_PCIE_OS\r
-+ */ \r
-+static int \r
-+ifx_pcie_read_config(struct pci_bus *bus, u32 devfn, \r
-+ int where, int size, u32 *value)\r
-+{\r
-+ u32 data = 0;\r
-+ int bus_number = bus->number;\r
-+ static const u32 mask[8] = {0, 0xff, 0xffff, 0, 0xffffffff, 0, 0, 0}; \r
-+ int ret = PCIBIOS_SUCCESSFUL;\r
-+ struct ifx_pci_controller *ctrl = bus->sysdata;\r
-+ int pcie_port = ctrl->port;\r
-+\r
-+ if (unlikely(size != 1 && size != 2 && size != 4)){\r
-+ ret = PCIBIOS_BAD_REGISTER_NUMBER;\r
-+ goto out;\r
-+ }\r
-+\r
-+ /* Make sure the address is aligned to natural boundary */\r
-+ if (unlikely(((size - 1) & where))) {\r
-+ ret = PCIBIOS_BAD_REGISTER_NUMBER;\r
-+ goto out;\r
-+ }\r
-+\r
-+ /* \r
-+ * If we are second controller, we have to cheat OS so that it assume \r
-+ * its bus number starts from 0 in host controller\r
-+ */\r
-+ bus_number = ifx_pcie_bus_nr_deduct(bus_number, pcie_port);\r
-+\r
-+ /* \r
-+ * We need to force the bus number to be zero on the root \r
-+ * bus. Linux numbers the 2nd root bus to start after all \r
-+ * busses on root 0. \r
-+ */ \r
-+ if (bus->parent == NULL) {\r
-+ bus_number = 0; \r
-+ }\r
-+\r
-+ /* \r
-+ * PCIe only has a single device connected to it. It is \r
-+ * always device ID 0. Don't bother doing reads for other \r
-+ * device IDs on the first segment. \r
-+ */ \r
-+ if ((bus_number == 0) && (PCI_SLOT(devfn) != 0)) {\r
-+ ret = PCIBIOS_FUNC_NOT_SUPPORTED;\r
-+ goto out; \r
-+ }\r
-+\r
-+ if (pcie_valid_config(pcie_port, bus_number, PCI_SLOT(devfn)) == 0) {\r
-+ *value = 0xffffffff;\r
-+ ret = PCIBIOS_DEVICE_NOT_FOUND;\r
-+ goto out;\r
-+ }\r
-+\r
-+ IFX_PCIE_PRINT(PCIE_MSG_READ_CFG, "%s: %02x:%02x.%01x/%02x:%01d\n", __func__, bus_number,\r
-+ PCI_SLOT(devfn), PCI_FUNC(devfn), where, size);\r
-+\r
-+ PCIE_IRQ_LOCK(ifx_pcie_lock);\r
-+ if (bus_number == 0) { /* RC itself */\r
-+ u32 t;\r
-+\r
-+ t = (where & ~3);\r
-+ data = ifx_pcie_rc_cfg_rd(pcie_port, t);\r
-+ IFX_PCIE_PRINT(PCIE_MSG_READ_CFG, "%s: rd local cfg, offset:%08x, data:%08x\n",\r
-+ __func__, t, data);\r
-+ }\r
-+ else {\r
-+ u32 addr = pcie_bus_addr(bus_number, devfn, where);\r
-+\r
-+ data = ifx_pcie_cfg_rd(pcie_port, addr);\r
-+ if (pcie_port == IFX_PCIE_PORT0) {\r
-+ #ifdef CONFIG_IFX_PCIE_HW_SWAP\r
-+ data = le32_to_cpu(data);\r
-+ #endif /* CONFIG_IFX_PCIE_HW_SWAP */\r
-+ }\r
-+ else {\r
-+ #ifdef CONFIG_IFX_PCIE1_HW_SWAP\r
-+ data = le32_to_cpu(data);\r
-+ #endif /* CONFIG_IFX_PCIE_HW_SWAP */\r
-+ } \r
-+ }\r
-+ /* To get a correct PCI topology, we have to restore the bus number to OS */\r
-+ data = ifx_pcie_bus_enum_hack(bus, devfn, where, data, pcie_port, 1);\r
-+\r
-+ PCIE_IRQ_UNLOCK(ifx_pcie_lock);\r
-+ IFX_PCIE_PRINT(PCIE_MSG_READ_CFG, "%s: read config: data=%08x raw=%08x\n",\r
-+ __func__, (data >> (8 * (where & 3))) & mask[size & 7], data); \r
-+\r
-+ *value = (data >> (8 * (where & 3))) & mask[size & 7];\r
-+out:\r
-+ return ret;\r
-+}\r
-+\r
-+static u32 \r
-+ifx_pcie_size_to_value(int where, int size, u32 data, u32 value)\r
-+{\r
-+ u32 shift;\r
-+ u32 tdata = data;\r
-+\r
-+ switch (size) {\r
-+ case 1:\r
-+ shift = (where & 0x3) << 3;\r
-+ tdata &= ~(0xffU << shift);\r
-+ tdata |= ((value & 0xffU) << shift);\r
-+ break;\r
-+ case 2:\r
-+ shift = (where & 3) << 3;\r
-+ tdata &= ~(0xffffU << shift);\r
-+ tdata |= ((value & 0xffffU) << shift);\r
-+ break;\r
-+ case 4:\r
-+ tdata = value;\r
-+ break;\r
-+ }\r
-+ return tdata;\r
-+}\r
-+\r
-+/** \r
-+ * \fn static static int ifx_pcie_write_config(struct pci_bus *bus, u32 devfn,\r
-+ * int where, int size, u32 value)\r
-+ * \brief Write a value to PCI configuration space \r
-+ * \r
-+ * \param[in] bus Pointer to pci bus\r
-+ * \param[in] devfn PCI device function number\r
-+ * \param[in] where PCI register number \r
-+ * \param[in] size The register size to be written\r
-+ * \param[in] value The valule to be written\r
-+ * \return PCIBIOS_BAD_REGISTER_NUMBER Invalid register number\r
-+ * \return PCIBIOS_DEVICE_NOT_FOUND PCI device not found\r
-+ * \return PCIBIOS_SUCCESSFUL OK\r
-+ * \ingroup IFX_PCIE_OS\r
-+ */ \r
-+static int \r
-+ifx_pcie_write_config(struct pci_bus *bus, u32 devfn,\r
-+ int where, int size, u32 value)\r
-+{\r
-+ int bus_number = bus->number;\r
-+ int ret = PCIBIOS_SUCCESSFUL;\r
-+ struct ifx_pci_controller *ctrl = bus->sysdata;\r
-+ int pcie_port = ctrl->port;\r
-+ u32 tvalue = value;\r
-+ u32 data;\r
-+\r
-+ /* Make sure the address is aligned to natural boundary */\r
-+ if (unlikely(((size - 1) & where))) {\r
-+ ret = PCIBIOS_BAD_REGISTER_NUMBER;\r
-+ goto out;\r
-+ }\r
-+ /* \r
-+ * If we are second controller, we have to cheat OS so that it assume \r
-+ * its bus number starts from 0 in host controller\r
-+ */\r
-+ bus_number = ifx_pcie_bus_nr_deduct(bus_number, pcie_port);\r
-+\r
-+ /* \r
-+ * We need to force the bus number to be zero on the root \r
-+ * bus. Linux numbers the 2nd root bus to start after all \r
-+ * busses on root 0. \r
-+ */ \r
-+ if (bus->parent == NULL) {\r
-+ bus_number = 0; \r
-+ }\r
-+\r
-+ if (pcie_valid_config(pcie_port, bus_number, PCI_SLOT(devfn)) == 0) {\r
-+ ret = PCIBIOS_DEVICE_NOT_FOUND;\r
-+ goto out;\r
-+ }\r
-+\r
-+ IFX_PCIE_PRINT(PCIE_MSG_WRITE_CFG, "%s: %02x:%02x.%01x/%02x:%01d value=%08x\n", __func__, \r
-+ bus_number, PCI_SLOT(devfn), PCI_FUNC(devfn), where, size, value);\r
-+\r
-+ /* XXX, some PCIe device may need some delay */\r
-+ PCIE_IRQ_LOCK(ifx_pcie_lock);\r
-+\r
-+ /* \r
-+ * To configure the correct bus topology using native way, we have to cheat Os so that\r
-+ * it can configure the PCIe hardware correctly.\r
-+ */\r
-+ tvalue = ifx_pcie_bus_enum_hack(bus, devfn, where, value, pcie_port, 0);\r
-+\r
-+ if (bus_number == 0) { /* RC itself */\r
-+ u32 t;\r
-+\r
-+ t = (where & ~3);\r
-+ IFX_PCIE_PRINT(PCIE_MSG_WRITE_CFG,"%s: wr local cfg, offset:%08x, fill:%08x\n", __func__, t, value);\r
-+ data = ifx_pcie_rc_cfg_rd(pcie_port, t);\r
-+ IFX_PCIE_PRINT(PCIE_MSG_WRITE_CFG,"%s: rd local cfg, offset:%08x, data:%08x\n", __func__, t, data);\r
-+\r
-+ data = ifx_pcie_size_to_value(where, size, data, tvalue);\r
-+\r
-+ IFX_PCIE_PRINT(PCIE_MSG_WRITE_CFG,"%s: wr local cfg, offset:%08x, value:%08x\n", __func__, t, data);\r
-+ ifx_pcie_rc_cfg_wr(pcie_port, t, data); \r
-+ IFX_PCIE_PRINT(PCIE_MSG_WRITE_CFG,"%s: rd local cfg, offset:%08x, value:%08x\n", \r
-+ __func__, t, ifx_pcie_rc_cfg_rd(pcie_port, t));\r
-+ }\r
-+ else {\r
-+ u32 addr = pcie_bus_addr(bus_number, devfn, where);\r
-+\r
-+ IFX_PCIE_PRINT(PCIE_MSG_WRITE_CFG,"%s: wr cfg, offset:%08x, fill:%08x\n", __func__, addr, value);\r
-+ data = ifx_pcie_cfg_rd(pcie_port, addr);\r
-+ if (pcie_port == IFX_PCIE_PORT0) {\r
-+ #ifdef CONFIG_IFX_PCIE_HW_SWAP\r
-+ data = le32_to_cpu(data); \r
-+ #endif /* CONFIG_IFX_PCIE_HW_SWAP */\r
-+ }\r
-+ else {\r
-+ #ifdef CONFIG_IFX_PCIE1_HW_SWAP\r
-+ data = le32_to_cpu(data); \r
-+ #endif /* CONFIG_IFX_PCIE_HW_SWAP */\r
-+ }\r
-+ IFX_PCIE_PRINT(PCIE_MSG_WRITE_CFG,"%s: rd cfg, offset:%08x, data:%08x\n", __func__, addr, data);\r
-+\r
-+ data = ifx_pcie_size_to_value(where, size, data, tvalue);\r
-+ if (pcie_port == IFX_PCIE_PORT0) {\r
-+ #ifdef CONFIG_IFX_PCIE_HW_SWAP\r
-+ data = cpu_to_le32(data);\r
-+ #endif /* CONFIG_IFX_PCIE_HW_SWAP */\r
-+ }\r
-+ else {\r
-+ #ifdef CONFIG_IFX_PCIE1_HW_SWAP\r
-+ data = cpu_to_le32(data);\r
-+ #endif /* CONFIG_IFX_PCIE_HW_SWAP */\r
-+ }\r
-+ IFX_PCIE_PRINT(PCIE_MSG_WRITE_CFG, "%s: wr cfg, offset:%08x, value:%08x\n", __func__, addr, data);\r
-+ ifx_pcie_cfg_wr(pcie_port, addr, data);\r
-+ IFX_PCIE_PRINT(PCIE_MSG_WRITE_CFG, "%s: rd cfg, offset:%08x, value:%08x\n", \r
-+ __func__, addr, ifx_pcie_cfg_rd(pcie_port, addr));\r
-+ }\r
-+ PCIE_IRQ_UNLOCK(ifx_pcie_lock);\r
-+out:\r
-+ return ret;\r
-+}\r
-+\r
-+static struct resource ifx_pcie_io_resource = {\r
-+ .name = "PCIe0 I/O space",\r
-+ .start = PCIE_IO_PHY_BASE,\r
-+ .end = PCIE_IO_PHY_END,\r
-+ .flags = IORESOURCE_IO,\r
-+};\r
-+\r
-+static struct resource ifx_pcie_mem_resource = {\r
-+ .name = "PCIe0 Memory space",\r
-+ .start = PCIE_MEM_PHY_BASE,\r
-+ .end = PCIE_MEM_PHY_END,\r
-+ .flags = IORESOURCE_MEM,\r
-+};\r
-+\r
-+static struct pci_ops ifx_pcie_ops = {\r
-+ .read = ifx_pcie_read_config,\r
-+ .write = ifx_pcie_write_config,\r
-+};\r
-+\r
-+#ifdef CONFIG_IFX_PCIE_2ND_CORE\r
-+static struct resource ifx_pcie1_io_resource = {\r
-+ .name = "PCIe1 I/O space",\r
-+ .start = PCIE1_IO_PHY_BASE,\r
-+ .end = PCIE1_IO_PHY_END,\r
-+ .flags = IORESOURCE_IO,\r
-+};\r
-+\r
-+static struct resource ifx_pcie1_mem_resource = {\r
-+ .name = "PCIe1 Memory space",\r
-+ .start = PCIE1_MEM_PHY_BASE,\r
-+ .end = PCIE1_MEM_PHY_END,\r
-+ .flags = IORESOURCE_MEM,\r
-+};\r
-+#endif /* CONFIG_IFX_PCIE_2ND_CORE */\r
-+\r
-+static struct ifx_pci_controller ifx_pcie_controller[IFX_PCIE_CORE_NR] = {\r
-+ {\r
-+ .pcic = {\r
-+ .pci_ops = &ifx_pcie_ops,\r
-+ .mem_resource = &ifx_pcie_mem_resource,\r
-+ .io_resource = &ifx_pcie_io_resource,\r
-+ },\r
-+ .port = IFX_PCIE_PORT0,\r
-+ },\r
-+#ifdef CONFIG_IFX_PCIE_2ND_CORE\r
-+ {\r
-+ .pcic = {\r
-+ .pci_ops = &ifx_pcie_ops,\r
-+ .mem_resource = &ifx_pcie1_mem_resource,\r
-+ .io_resource = &ifx_pcie1_io_resource,\r
-+ },\r
-+ .port = IFX_PCIE_PORT1,\r
-+ },\r
-+#endif /* CONFIG_IFX_PCIE_2ND_CORE */\r
-+};\r
-+\r
-+#ifdef IFX_PCIE_ERROR_INT\r
-+static INLINE void \r
-+pcie_core_int_clear_all(int pcie_port)\r
-+{\r
-+ u32 reg;\r
-+\r
-+ reg = IFX_REG_R32(PCIE_IRNCR(pcie_port));\r
-+ IFX_PCIE_PRINT(PCIE_MSG_ISR, "%s PCIE_IRNCR: 0x%08x\n", \r
-+ __func__, IFX_REG_R32(PCIE_IRNCR(pcie_port)));\r
-+ reg &= PCIE_RC_CORE_COMBINED_INT;\r
-+ IFX_REG_W32(reg, PCIE_IRNCR(pcie_port));\r
-+}\r
-+\r
-+static irqreturn_t\r
-+#if LINUX_VERSION_CODE >= KERNEL_VERSION(2,6,19)\r
-+pcie_rc_core_isr(int irq, void *dev_id)\r
-+#else\r
-+pcie_rc_core_isr(int irq, void *dev_id, struct pt_regs *regs)\r
-+#endif\r
-+{\r
-+ struct ifx_pci_controller *ctrl = (struct ifx_pci_controller *)dev_id;\r
-+ int pcie_port = ctrl->port;\r
-+\r
-+ IFX_PCIE_PRINT(PCIE_MSG_ISR, "PCIe RC error intr %d\n", irq);\r
-+ pcie_core_int_clear_all(pcie_port);\r
-+ return IRQ_HANDLED;\r
-+}\r
-+\r
-+static int\r
-+pcie_rc_core_int_init(int pcie_port)\r
-+{\r
-+ int ret;\r
-+\r
-+ IFX_PCIE_PRINT(PCIE_MSG_INIT, "%s enter \n", __func__);\r
-+\r
-+ /* Enable core interrupt */\r
-+ IFX_REG_SET_BIT(PCIE_RC_CORE_COMBINED_INT, PCIE_IRNEN(pcie_port));\r
-+ IFX_PCIE_PRINT(PCIE_MSG_REG, "%s PCIE_IRNEN: 0x%08x\n", \r
-+ __func__, IFX_REG_R32(PCIE_IRNEN(pcie_port)));\r
-+\r
-+ /* Clear it first */\r
-+ IFX_REG_SET_BIT(PCIE_RC_CORE_COMBINED_INT, PCIE_IRNCR(pcie_port));\r
-+ IFX_PCIE_PRINT(PCIE_MSG_REG, "%s PCIE_IRNCR: 0x%08x\n",\r
-+ __func__, IFX_REG_R32(PCIE_IRNCR(pcie_port)));\r
-+ ret = request_irq(pcie_irqs[pcie_port].ir_irq.irq, pcie_rc_core_isr, IRQF_DISABLED,\r
-+ pcie_irqs[pcie_port].ir_irq.name, &ifx_pcie_controller[pcie_port]);\r
-+ if (ret) {\r
-+ printk(KERN_ERR "%s request irq %d failed\n", __func__, IFX_PCIE_IR);\r
-+ }\r
-+ IFX_PCIE_PRINT(PCIE_MSG_INIT, "%s exit \n", __func__);\r
-+\r
-+ return ret;\r
-+}\r
-+#endif /* IFX_PCIE_ERROR_INT */\r
-+\r
-+/** \r
-+ * \fn int ifx_pcie_bios_map_irq(struct pci_dev *dev, u8 slot, u8 pin)\r
-+ * \brief Map a PCI device to the appropriate interrupt line \r
-+ * \r
-+ * \param[in] dev The Linux PCI device structure for the device to map \r
-+ * \param[in] slot The slot number for this device on __BUS 0__. Linux \r
-+ * enumerates through all the bridges and figures out the \r
-+ * slot on Bus 0 where this device eventually hooks to. \r
-+ * \param[in] pin The PCI interrupt pin read from the device, then swizzled \r
-+ * as it goes through each bridge. \r
-+ * \return Interrupt number for the device\r
-+ * \ingroup IFX_PCIE_OS\r
-+ */ \r
-+int \r
-+ifx_pcie_bios_map_irq(IFX_PCI_CONST struct pci_dev *dev, u8 slot, u8 pin)\r
-+{\r
-+ u32 irq_bit = 0;\r
-+ int irq = 0;\r
-+ struct ifx_pci_controller *ctrl = dev->bus->sysdata;\r
-+ int pcie_port = ctrl->port;\r
-+\r
-+ printk("%s port %d dev %s slot %d pin %d \n", __func__, pcie_port, pci_name(dev), slot, pin);\r
-+\r
-+ if ((pin == PCIE_LEGACY_DISABLE) || (pin > PCIE_LEGACY_INT_MAX)) {\r
-+ printk(KERN_WARNING "WARNING: dev %s: invalid interrupt pin %d\n", pci_name(dev), pin);\r
-+ return -1;\r
-+ }\r
-+ /* Pin index so minus one */\r
-+ irq_bit = pcie_irqs[pcie_port].legacy_irq[pin - 1].irq_bit;\r
-+ irq = pcie_irqs[pcie_port].legacy_irq[pin - 1].irq;\r
-+ IFX_REG_SET_BIT(irq_bit, PCIE_IRNEN(pcie_port));\r
-+// printk("%s PCIE_IRNEN: 0x%08x\n", __func__, IFX_REG_R32(PCIE_IRNEN(pcie_port)));\r
-+ IFX_REG_SET_BIT(irq_bit, PCIE_IRNCR(pcie_port));\r
-+ // printk("%s PCIE_IRNCR: 0x%08x\n", __func__, IFX_REG_R32(PCIE_IRNCR(pcie_port)));\r
-+ printk("%s dev %s irq %d assigned\n", __func__, pci_name(dev), irq);\r
-+// printk("%s dev %s: exit\n", __func__, pci_name(dev));\r
-+ return irq;\r
-+}\r
-+\r
-+/** \r
-+ * \fn int ifx_pcie_bios_plat_dev_init(struct pci_dev *dev)\r
-+ * \brief Called to perform platform specific PCI setup \r
-+ * \r
-+ * \param[in] dev The Linux PCI device structure for the device to map\r
-+ * \return OK\r
-+ * \ingroup IFX_PCIE_OS\r
-+ */ \r
-+int \r
-+ifx_pcie_bios_plat_dev_init(struct pci_dev *dev)\r
-+{\r
-+ u16 config;\r
-+#ifdef IFX_PCIE_ERROR_INT\r
-+ u32 dconfig; \r
-+ int pos;\r
-+#endif /* IFX_PCIE_ERROR_INT */\r
-+\r
-+ IFX_PCIE_PRINT(PCIE_MSG_INIT, "%s enter \n", __func__);\r
-+ /* Enable reporting System errors and parity errors on all devices */ \r
-+ /* Enable parity checking and error reporting */ \r
-+ pci_read_config_word(dev, PCI_COMMAND, &config);\r
-+ config |= PCI_COMMAND_PARITY | PCI_COMMAND_SERR /*| PCI_COMMAND_INVALIDATE |\r
-+ PCI_COMMAND_FAST_BACK*/;\r
-+ pci_write_config_word(dev, PCI_COMMAND, config);\r
-+\r
-+ if (dev->subordinate) {\r
-+ /* Set latency timers on sub bridges */\r
-+ pci_write_config_byte(dev, PCI_SEC_LATENCY_TIMER, 0x40); /* XXX, */\r
-+ /* More bridge error detection */\r
-+ pci_read_config_word(dev, PCI_BRIDGE_CONTROL, &config);\r
-+ config |= PCI_BRIDGE_CTL_PARITY | PCI_BRIDGE_CTL_SERR;\r
-+ pci_write_config_word(dev, PCI_BRIDGE_CONTROL, config);\r
-+ }\r
-+#ifdef IFX_PCIE_ERROR_INT\r
-+ /* Enable the PCIe normal error reporting */\r
-+ pos = pci_find_capability(dev, PCI_CAP_ID_EXP);\r
-+ if (pos) {\r
-+\r
-+ /* Disable system error generation in response to error messages */\r
-+ pci_read_config_word(dev, pos + PCI_EXP_RTCTL, &config);\r
-+ config &= ~(PCI_EXP_RTCTL_SECEE | PCI_EXP_RTCTL_SENFEE | PCI_EXP_RTCTL_SEFEE);\r
-+ pci_write_config_word(dev, pos + PCI_EXP_RTCTL, config);\r
-+\r
-+ /* Clear PCIE Capability's Device Status */\r
-+ pci_read_config_word(dev, pos + PCI_EXP_DEVSTA, &config);\r
-+ pci_write_config_word(dev, pos + PCI_EXP_DEVSTA, config);\r
-+\r
-+ /* Update Device Control */ \r
-+ pci_read_config_word(dev, pos + PCI_EXP_DEVCTL, &config);\r
-+ /* Correctable Error Reporting */\r
-+ config |= PCI_EXP_DEVCTL_CERE;\r
-+ /* Non-Fatal Error Reporting */\r
-+ config |= PCI_EXP_DEVCTL_NFERE;\r
-+ /* Fatal Error Reporting */\r
-+ config |= PCI_EXP_DEVCTL_FERE;\r
-+ /* Unsupported Request */\r
-+ config |= PCI_EXP_DEVCTL_URRE;\r
-+ pci_write_config_word(dev, pos + PCI_EXP_DEVCTL, config);\r
-+ }\r
-+\r
-+ /* Find the Advanced Error Reporting capability */\r
-+ pos = pci_find_ext_capability(dev, PCI_EXT_CAP_ID_ERR);\r
-+ if (pos) {\r
-+ /* Clear Uncorrectable Error Status */ \r
-+ pci_read_config_dword(dev, pos + PCI_ERR_UNCOR_STATUS, &dconfig);\r
-+ pci_write_config_dword(dev, pos + PCI_ERR_UNCOR_STATUS, dconfig);\r
-+ /* Enable reporting of all uncorrectable errors */\r
-+ /* Uncorrectable Error Mask - turned on bits disable errors */\r
-+ pci_write_config_dword(dev, pos + PCI_ERR_UNCOR_MASK, 0);\r
-+ /* \r
-+ * Leave severity at HW default. This only controls if \r
-+ * errors are reported as uncorrectable or \r
-+ * correctable, not if the error is reported. \r
-+ */ \r
-+ /* PCI_ERR_UNCOR_SEVER - Uncorrectable Error Severity */\r
-+ /* Clear Correctable Error Status */\r
-+ pci_read_config_dword(dev, pos + PCI_ERR_COR_STATUS, &dconfig);\r
-+ pci_write_config_dword(dev, pos + PCI_ERR_COR_STATUS, dconfig);\r
-+ /* Enable reporting of all correctable errors */\r
-+ /* Correctable Error Mask - turned on bits disable errors */\r
-+ pci_write_config_dword(dev, pos + PCI_ERR_COR_MASK, 0);\r
-+ /* Advanced Error Capabilities */ \r
-+ pci_read_config_dword(dev, pos + PCI_ERR_CAP, &dconfig);\r
-+ /* ECRC Generation Enable */\r
-+ if (dconfig & PCI_ERR_CAP_ECRC_GENC) {\r
-+ dconfig |= PCI_ERR_CAP_ECRC_GENE;\r
-+ }\r
-+ /* ECRC Check Enable */\r
-+ if (dconfig & PCI_ERR_CAP_ECRC_CHKC) {\r
-+ dconfig |= PCI_ERR_CAP_ECRC_CHKE;\r
-+ }\r
-+ pci_write_config_dword(dev, pos + PCI_ERR_CAP, dconfig);\r
-+\r
-+ /* PCI_ERR_HEADER_LOG - Header Log Register (16 bytes) */\r
-+ /* Enable Root Port's interrupt in response to error messages */\r
-+ pci_write_config_dword(dev, pos + PCI_ERR_ROOT_COMMAND,\r
-+ PCI_ERR_ROOT_CMD_COR_EN |\r
-+ PCI_ERR_ROOT_CMD_NONFATAL_EN |\r
-+ PCI_ERR_ROOT_CMD_FATAL_EN); \r
-+ /* Clear the Root status register */\r
-+ pci_read_config_dword(dev, pos + PCI_ERR_ROOT_STATUS, &dconfig);\r
-+ pci_write_config_dword(dev, pos + PCI_ERR_ROOT_STATUS, dconfig);\r
-+ }\r
-+#endif /* IFX_PCIE_ERROR_INT */\r
-+ /* WAR, only 128 MRRS is supported, force all EPs to support this value */\r
-+ pcie_set_readrq(dev, 128);\r
-+ IFX_PCIE_PRINT(PCIE_MSG_INIT, "%s exit \n", __func__);\r
-+ return 0;\r
-+}\r
-+\r
-+static void\r
-+pcie_phy_rst(int pcie_port)\r
-+{\r
-+ pcie_phy_rst_assert(pcie_port);\r
-+ pcie_phy_rst_deassert(pcie_port);\r
-+\r
-+ /* Make sure PHY PLL is stable */\r
-+ udelay(20);\r
-+}\r
-+\r
-+static int\r
-+pcie_rc_initialize(int pcie_port)\r
-+{\r
-+ int i;\r
-+#define IFX_PCIE_PHY_LOOP_CNT 5\r
-+\r
-+ pcie_rcu_endian_setup(pcie_port);\r
-+\r
-+ pcie_ep_gpio_rst_init(pcie_port);\r
-+\r
-+ /* \r
-+ * XXX, PCIe elastic buffer bug will cause not to be detected. One more \r
-+ * reset PCIe PHY will solve this issue \r
-+ */\r
-+ for (i = 0; i < IFX_PCIE_PHY_LOOP_CNT; i++) {\r
-+ /* Disable PCIe PHY Analog part for sanity check */\r
-+ pcie_phy_pmu_disable(pcie_port);\r
-+\r
-+ pcie_phy_rst(pcie_port);\r
-+\r
-+ /* PCIe Core reset enabled, low active, sw programmed */\r
-+ pcie_core_rst_assert(pcie_port);\r
-+\r
-+ /* Put PCIe EP in reset status */\r
-+ pcie_device_rst_assert(pcie_port);\r
-+\r
-+ /* PCI PHY & Core reset disabled, high active, sw programmed */\r
-+ pcie_core_rst_deassert(pcie_port);\r
-+\r
-+ /* Already in a quiet state, program PLL, enable PHY, check ready bit */\r
-+ pcie_phy_clock_mode_setup(pcie_port);\r
-+\r
-+ /* Enable PCIe PHY and Clock */\r
-+ pcie_core_pmu_setup(pcie_port);\r
-+\r
-+ /* Clear status registers */\r
-+ pcie_status_register_clear(pcie_port);\r
-+\r
-+ #ifdef CONFIG_PCI_MSI\r
-+ pcie_msi_init(pcie_port);\r
-+ #endif /* CONFIG_PCI_MSI */\r
-+ pcie_rc_cfg_reg_setup(pcie_port);\r
-+\r
-+ /* Once link is up, break out */\r
-+ if (pcie_app_loigc_setup(pcie_port) == 0) {\r
-+ break;\r
-+ }\r
-+ }\r
-+ if (i >= IFX_PCIE_PHY_LOOP_CNT) {\r
-+ printk(KERN_ERR "%s link up failed!!!!!\n", __func__);\r
-+ return -EIO;\r
-+ }\r
-+ /* NB, don't increase ACK/NACK timer timeout value, which will cause a lot of COR errors */\r
-+ pcie_replay_time_update(pcie_port);\r
-+#ifdef IFX_PCIE_DBG\r
-+ pcie_post_dump(pcie_port);\r
-+ pcie_status_registers_dump(pcie_port);\r
-+#endif /* IFX_PCIE_DBG */\r
-+ return 0;\r
-+}\r
-+\r
-+static int inline\r
-+ifx_pcie_startup_port_nr(void)\r
-+{\r
-+ int pcie_port = IFX_PCIE_PORT0;\r
-+\r
-+#if defined (CONFIG_IFX_PCIE_1ST_CORE) && defined (CONFIG_IFX_PCIE_2ND_CORE)\r
-+ pcie_port = IFX_PCIE_PORT0;\r
-+#elif defined (CONFIG_IFX_PCIE_1ST_CORE)\r
-+ pcie_port = IFX_PCIE_PORT0;\r
-+#elif defined (CONFIG_IFX_PCIE_2ND_CORE)\r
-+ pcie_port = IFX_PCIE_PORT1;\r
-+#else\r
-+ #error "Please choose valid PCIe Core"\r
-+#endif\r
-+ return pcie_port;\r
-+}\r
-+\r
-+/** \r
-+ * \fn static int __init ifx_pcie_bios_init(void)\r
-+ * \brief Initialize the IFX PCIe controllers\r
-+ *\r
-+ * \return -EIO PCIe PHY link is not up\r
-+ * \return -ENOMEM Configuration/IO space failed to map\r
-+ * \return 0 OK\r
-+ * \ingroup IFX_PCIE_OS\r
-+ */ \r
-+extern int (*ltq_pci_plat_arch_init)(struct pci_dev *dev);\r
-+extern int (*ltq_pci_map_irq)(const struct pci_dev *dev, u8 slot, u8 pin);\r
-+\r
-+static int __init \r
-+ifx_pcie_bios_init(void)\r
-+{\r
-+ char ver_str[128] = {0};\r
-+ void __iomem *io_map_base;\r
-+ int pcie_port;\r
-+ int startup_port;\r
-+\r
-+ IFX_PCIE_PRINT(PCIE_MSG_INIT, "%s enter \n", __func__);\r
-+\r
-+ ltq_pci_map_irq = ifx_pcie_bios_map_irq;\r
-+ ltq_pci_plat_arch_init = ifx_pcie_bios_plat_dev_init;\r
-+\r
-+ /* Enable AHB Master/ Slave */\r
-+ pcie_ahb_pmu_setup();\r
-+\r
-+ startup_port = ifx_pcie_startup_port_nr();\r
-+ \r
-+ for (pcie_port = startup_port; pcie_port < IFX_PCIE_CORE_NR; pcie_port++){\r
-+ if (pcie_rc_initialize(pcie_port) == 0) {\r
-+ IFX_PCIE_PRINT(PCIE_MSG_INIT, "%s: ifx_pcie_cfg_base 0x%p\n", \r
-+ __func__, PCIE_CFG_PORT_TO_BASE(pcie_port));\r
-+ /* Otherwise, warning will pop up */\r
-+ io_map_base = ioremap(PCIE_IO_PHY_PORT_TO_BASE(pcie_port), PCIE_IO_SIZE);\r
-+ if (io_map_base == NULL) {\r
-+ IFX_PCIE_PRINT(PCIE_MSG_ERR, "%s io space ioremap failed\n", __func__);\r
-+ return -ENOMEM;\r
-+ }\r
-+ ifx_pcie_controller[pcie_port].pcic.io_map_base = (unsigned long)io_map_base;\r
-+\r
-+ register_pci_controller(&ifx_pcie_controller[pcie_port].pcic);\r
-+ /* XXX, clear error status */\r
-+\r
-+ IFX_PCIE_PRINT(PCIE_MSG_INIT, "%s: mem_resource 0x%p, io_resource 0x%p\n", \r
-+ __func__, &ifx_pcie_controller[pcie_port].pcic.mem_resource, \r
-+ &ifx_pcie_controller[pcie_port].pcic.io_resource);\r
-+\r
-+ #ifdef IFX_PCIE_ERROR_INT\r
-+ pcie_rc_core_int_init(pcie_port);\r
-+ #endif /* IFX_PCIE_ERROR_INT */\r
-+ }\r
-+ }\r
-+#ifdef CONFIG_IFX_PMCU\r
-+ ifx_pcie_pmcu_init();\r
-+#endif /* CONFIG_IFX_PMCU */\r
-+\r
-+ sprintf(ver_str, "PCIe Root Complex %d.%d.%d", IFX_PCIE_VER_MAJOR, IFX_PCIE_VER_MID, IFX_PCIE_VER_MINOR);\r
-+ printk(KERN_INFO "%s", ver_str);\r
-+ return 0;\r
-+#undef IFX_PCIE_PHY_LOOP_CNT\r
-+}\r
-+arch_initcall(ifx_pcie_bios_init);\r
-+\r
-+MODULE_LICENSE("GPL");\r
-+MODULE_AUTHOR("Chuanhua.Lei@infineon.com");\r
-+MODULE_SUPPORTED_DEVICE("Infineon builtin PCIe RC module");\r
-+MODULE_DESCRIPTION("Infineon builtin PCIe RC driver");\r
-+\r
---- /dev/null
-+++ b/arch/mips/pci/ifxmips_pcie.h
-@@ -0,0 +1,135 @@
-+/******************************************************************************\r
-+**\r
-+** FILE NAME : ifxmips_pcie.h\r
-+** PROJECT : IFX UEIP for VRX200\r
-+** MODULES : PCIe module\r
-+**\r
-+** DATE : 02 Mar 2009\r
-+** AUTHOR : Lei Chuanhua\r
-+** DESCRIPTION : PCIe Root Complex Driver\r
-+** COPYRIGHT : Copyright (c) 2009\r
-+** Infineon Technologies AG\r
-+** Am Campeon 1-12, 85579 Neubiberg, Germany\r
-+**\r
-+** This program is free software; you can redistribute it and/or modify\r
-+** it under the terms of the GNU General Public License as published by\r
-+** the Free Software Foundation; either version 2 of the License, or\r
-+** (at your option) any later version.\r
-+** HISTORY\r
-+** $Version $Date $Author $Comment\r
-+** 0.0.1 17 Mar,2009 Lei Chuanhua Initial version\r
-+*******************************************************************************/\r
-+#ifndef IFXMIPS_PCIE_H\r
-+#define IFXMIPS_PCIE_H\r
-+#include <linux/version.h>\r
-+#include <linux/types.h>\r
-+#include <linux/pci.h>\r
-+#include <linux/interrupt.h>\r
-+#include "ifxmips_pci_common.h"\r
-+#include "ifxmips_pcie_reg.h"\r
-+\r
-+/*!\r
-+ \defgroup IFX_PCIE PCI Express bus driver module \r
-+ \brief PCI Express IP module support VRX200 \r
-+*/\r
-+\r
-+/*!\r
-+ \defgroup IFX_PCIE_OS OS APIs\r
-+ \ingroup IFX_PCIE\r
-+ \brief PCIe bus driver OS interface functions\r
-+*/\r
-+\r
-+/*!\r
-+ \file ifxmips_pcie.h\r
-+ \ingroup IFX_PCIE \r
-+ \brief header file for PCIe module common header file\r
-+*/\r
-+#define PCIE_IRQ_LOCK(lock) do { \\r
-+ unsigned long flags; \\r
-+ spin_lock_irqsave(&(lock), flags);\r
-+#define PCIE_IRQ_UNLOCK(lock) \\r
-+ spin_unlock_irqrestore(&(lock), flags); \\r
-+} while (0)\r
-+\r
-+#if LINUX_VERSION_CODE < KERNEL_VERSION(2,6,18)\r
-+#define IRQF_SHARED SA_SHIRQ\r
-+#endif\r
-+\r
-+#define PCIE_MSG_MSI 0x00000001\r
-+#define PCIE_MSG_ISR 0x00000002\r
-+#define PCIE_MSG_FIXUP 0x00000004\r
-+#define PCIE_MSG_READ_CFG 0x00000008\r
-+#define PCIE_MSG_WRITE_CFG 0x00000010\r
-+#define PCIE_MSG_CFG (PCIE_MSG_READ_CFG | PCIE_MSG_WRITE_CFG)\r
-+#define PCIE_MSG_REG 0x00000020\r
-+#define PCIE_MSG_INIT 0x00000040\r
-+#define PCIE_MSG_ERR 0x00000080\r
-+#define PCIE_MSG_PHY 0x00000100\r
-+#define PCIE_MSG_ANY 0x000001ff\r
-+\r
-+#define IFX_PCIE_PORT0 0\r
-+#define IFX_PCIE_PORT1 1\r
-+\r
-+#ifdef CONFIG_IFX_PCIE_2ND_CORE\r
-+#define IFX_PCIE_CORE_NR 2\r
-+#else\r
-+#define IFX_PCIE_CORE_NR 1\r
-+#endif\r
-+\r
-+#define IFX_PCIE_ERROR_INT\r
-+\r
-+//#define IFX_PCIE_DBG\r
-+\r
-+#if defined(IFX_PCIE_DBG)\r
-+#define IFX_PCIE_PRINT(_m, _fmt, args...) do { \\r
-+ ifx_pcie_debug((_fmt), ##args); \\r
-+} while (0)\r
-+\r
-+#define INLINE \r
-+#else\r
-+#define IFX_PCIE_PRINT(_m, _fmt, args...) \\r
-+ do {} while(0)\r
-+#define INLINE inline\r
-+#endif\r
-+\r
-+struct ifx_pci_controller {\r
-+ struct pci_controller pcic;\r
-+ \r
-+ /* RC specific, per host bus information */\r
-+ u32 port; /* Port index, 0 -- 1st core, 1 -- 2nd core */\r
-+};\r
-+\r
-+typedef struct ifx_pcie_ir_irq {\r
-+ const unsigned int irq;\r
-+ const char name[16];\r
-+}ifx_pcie_ir_irq_t;\r
-+\r
-+typedef struct ifx_pcie_legacy_irq{\r
-+ const u32 irq_bit;\r
-+ const int irq;\r
-+}ifx_pcie_legacy_irq_t;\r
-+\r
-+typedef struct ifx_pcie_irq {\r
-+ ifx_pcie_ir_irq_t ir_irq;\r
-+ ifx_pcie_legacy_irq_t legacy_irq[PCIE_LEGACY_INT_MAX];\r
-+}ifx_pcie_irq_t;\r
-+\r
-+extern u32 g_pcie_debug_flag;\r
-+extern void ifx_pcie_debug(const char *fmt, ...);\r
-+extern void pcie_phy_clock_mode_setup(int pcie_port);\r
-+extern void pcie_msi_pic_init(int pcie_port);\r
-+extern u32 ifx_pcie_bus_enum_read_hack(int where, u32 value);\r
-+extern u32 ifx_pcie_bus_enum_write_hack(int where, u32 value);\r
-+\r
-+#define CONFIG_VR9\r
-+\r
-+#ifdef CONFIG_VR9\r
-+#include "ifxmips_pcie_vr9.h"\r
-+#elif defined (CONFIG_AR10)\r
-+#include "ifxmips_pcie_ar10.h"\r
-+#else\r
-+#error "PCIE: platform not defined"\r
-+#endif /* CONFIG_VR9 */\r
-+\r
-+#endif /* IFXMIPS_PCIE_H */\r
-+\r
---- /dev/null
-+++ b/arch/mips/pci/ifxmips_pcie_ar10.h
-@@ -0,0 +1,290 @@
-+/****************************************************************************
-+ Copyright (c) 2010
-+ Lantiq Deutschland GmbH
-+ Am Campeon 3; 85579 Neubiberg, Germany
-+
-+ For licensing information, see the file 'LICENSE' in the root folder of
-+ this software module.
-+
-+ *****************************************************************************/
-+/*!
-+ \file ifxmips_pcie_ar10.h
-+ \ingroup IFX_PCIE
-+ \brief PCIe RC driver ar10 specific file
-+*/
-+
-+#ifndef IFXMIPS_PCIE_AR10_H
-+#define IFXMIPS_PCIE_AR10_H
-+#ifndef AUTOCONF_INCLUDED
-+#include <linux/config.h>
-+#endif /* AUTOCONF_INCLUDED */
-+#include <linux/types.h>
-+#include <linux/delay.h>
-+
-+/* Project header file */
-+#include <asm/ifx/ifx_types.h>
-+#include <asm/ifx/ifx_pmu.h>
-+#include <asm/ifx/ifx_gpio.h>
-+#include <asm/ifx/ifx_ebu_led.h>
-+
-+static inline void pcie_ep_gpio_rst_init(int pcie_port)
-+{
-+ ifx_ebu_led_enable();
-+ if (pcie_port == 0) {
-+ ifx_ebu_led_set_data(11, 1);
-+ }
-+ else {
-+ ifx_ebu_led_set_data(12, 1);
-+ }
-+}
-+
-+static inline void pcie_ahb_pmu_setup(void)
-+{
-+ /* XXX, moved to CGU to control AHBM */
-+}
-+
-+static inline void pcie_rcu_endian_setup(int pcie_port)
-+{
-+ u32 reg;
-+
-+ reg = IFX_REG_R32(IFX_RCU_AHB_ENDIAN);
-+ /* Inbound, big endian */
-+ reg |= IFX_RCU_BE_AHB4S;
-+ if (pcie_port == 0) {
-+ reg |= IFX_RCU_BE_PCIE0M;
-+
-+ #ifdef CONFIG_IFX_PCIE_HW_SWAP
-+ /* Outbound, software swap needed */
-+ reg |= IFX_RCU_BE_AHB3M;
-+ reg &= ~IFX_RCU_BE_PCIE0S;
-+ #else
-+ /* Outbound little endian */
-+ reg &= ~IFX_RCU_BE_AHB3M;
-+ reg &= ~IFX_RCU_BE_PCIE0S;
-+ #endif
-+ }
-+ else {
-+ reg |= IFX_RCU_BE_PCIE1M;
-+ #ifdef CONFIG_IFX_PCIE1_HW_SWAP
-+ /* Outbound, software swap needed */
-+ reg |= IFX_RCU_BE_AHB3M;
-+ reg &= ~IFX_RCU_BE_PCIE1S;
-+ #else
-+ /* Outbound little endian */
-+ reg &= ~IFX_RCU_BE_AHB3M;
-+ reg &= ~IFX_RCU_BE_PCIE1S;
-+ #endif
-+ }
-+
-+ IFX_REG_W32(reg, IFX_RCU_AHB_ENDIAN);
-+ IFX_PCIE_PRINT(PCIE_MSG_REG, "%s IFX_RCU_AHB_ENDIAN: 0x%08x\n", __func__, IFX_REG_R32(IFX_RCU_AHB_ENDIAN));
-+}
-+
-+static inline void pcie_phy_pmu_enable(int pcie_port)
-+{
-+ if (pcie_port == 0) { /* XXX, should use macro*/
-+ PCIE0_PHY_PMU_SETUP(IFX_PMU_ENABLE);
-+ }
-+ else {
-+ PCIE1_PHY_PMU_SETUP(IFX_PMU_ENABLE);
-+ }
-+}
-+
-+static inline void pcie_phy_pmu_disable(int pcie_port)
-+{
-+ if (pcie_port == 0) { /* XXX, should use macro*/
-+ PCIE0_PHY_PMU_SETUP(IFX_PMU_DISABLE);
-+ }
-+ else {
-+ PCIE1_PHY_PMU_SETUP(IFX_PMU_DISABLE);
-+ }
-+}
-+
-+static inline void pcie_pdi_big_endian(int pcie_port)
-+{
-+ u32 reg;
-+
-+ reg = IFX_REG_R32(IFX_RCU_AHB_ENDIAN);
-+ if (pcie_port == 0) {
-+ /* Config AHB->PCIe and PDI endianness */
-+ reg |= IFX_RCU_BE_PCIE0_PDI;
-+ }
-+ else {
-+ /* Config AHB->PCIe and PDI endianness */
-+ reg |= IFX_RCU_BE_PCIE1_PDI;
-+ }
-+ IFX_REG_W32(reg, IFX_RCU_AHB_ENDIAN);
-+}
-+
-+static inline void pcie_pdi_pmu_enable(int pcie_port)
-+{
-+ if (pcie_port == 0) {
-+ /* Enable PDI to access PCIe PHY register */
-+ PDI0_PMU_SETUP(IFX_PMU_ENABLE);
-+ }
-+ else {
-+ PDI1_PMU_SETUP(IFX_PMU_ENABLE);
-+ }
-+}
-+
-+static inline void pcie_core_rst_assert(int pcie_port)
-+{
-+ u32 reg;
-+
-+ reg = IFX_REG_R32(IFX_RCU_RST_REQ);
-+
-+ /* Reset Core, bit 22 */
-+ if (pcie_port == 0) {
-+ reg |= 0x00400000;
-+ }
-+ else {
-+ reg |= 0x08000000; /* Bit 27 */
-+ }
-+ IFX_REG_W32(reg, IFX_RCU_RST_REQ);
-+}
-+
-+static inline void pcie_core_rst_deassert(int pcie_port)
-+{
-+ u32 reg;
-+
-+ /* Make sure one micro-second delay */
-+ udelay(1);
-+
-+ reg = IFX_REG_R32(IFX_RCU_RST_REQ);
-+ if (pcie_port == 0) {
-+ reg &= ~0x00400000; /* bit 22 */
-+ }
-+ else {
-+ reg &= ~0x08000000; /* Bit 27 */
-+ }
-+ IFX_REG_W32(reg, IFX_RCU_RST_REQ);
-+}
-+
-+static inline void pcie_phy_rst_assert(int pcie_port)
-+{
-+ u32 reg;
-+
-+ reg = IFX_REG_R32(IFX_RCU_RST_REQ);
-+ if (pcie_port == 0) {
-+ reg |= 0x00001000; /* Bit 12 */
-+ }
-+ else {
-+ reg |= 0x00002000; /* Bit 13 */
-+ }
-+ IFX_REG_W32(reg, IFX_RCU_RST_REQ);
-+}
-+
-+static inline void pcie_phy_rst_deassert(int pcie_port)
-+{
-+ u32 reg;
-+
-+ /* Make sure one micro-second delay */
-+ udelay(1);
-+
-+ reg = IFX_REG_R32(IFX_RCU_RST_REQ);
-+ if (pcie_port == 0) {
-+ reg &= ~0x00001000; /* Bit 12 */
-+ }
-+ else {
-+ reg &= ~0x00002000; /* Bit 13 */
-+ }
-+ IFX_REG_W32(reg, IFX_RCU_RST_REQ);
-+}
-+
-+static inline void pcie_device_rst_assert(int pcie_port)
-+{
-+ if (pcie_port == 0) {
-+ ifx_ebu_led_set_data(11, 0);
-+ }
-+ else {
-+ ifx_ebu_led_set_data(12, 0);
-+ }
-+}
-+
-+static inline void pcie_device_rst_deassert(int pcie_port)
-+{
-+ mdelay(100);
-+ if (pcie_port == 0) {
-+ ifx_ebu_led_set_data(11, 1);
-+ }
-+ else {
-+ ifx_ebu_led_set_data(12, 1);
-+ }
-+ ifx_ebu_led_disable();
-+}
-+
-+static inline void pcie_core_pmu_setup(int pcie_port)
-+{
-+ if (pcie_port == 0) {
-+ PCIE0_CTRL_PMU_SETUP(IFX_PMU_ENABLE);
-+ }
-+ else {
-+ PCIE1_CTRL_PMU_SETUP(IFX_PMU_ENABLE);
-+ }
-+}
-+
-+static inline void pcie_msi_init(int pcie_port)
-+{
-+ pcie_msi_pic_init(pcie_port);
-+ if (pcie_port == 0) {
-+ MSI0_PMU_SETUP(IFX_PMU_ENABLE);
-+ }
-+ else {
-+ MSI1_PMU_SETUP(IFX_PMU_ENABLE);
-+ }
-+}
-+
-+static inline u32
-+ifx_pcie_bus_nr_deduct(u32 bus_number, int pcie_port)
-+{
-+ u32 tbus_number = bus_number;
-+
-+#ifdef CONFIG_IFX_PCIE_2ND_CORE
-+ if (pcie_port == IFX_PCIE_PORT1) { /* Port 1 must check if there are two cores enabled */
-+ if (pcibios_host_nr() > 1) {
-+ tbus_number -= pcibios_1st_host_bus_nr();
-+ }
-+ }
-+#endif /* CONFIG_IFX_PCI */
-+ return tbus_number;
-+}
-+
-+static inline u32
-+ifx_pcie_bus_enum_hack(struct pci_bus *bus, u32 devfn, int where, u32 value, int pcie_port, int read)
-+{
-+ struct pci_dev *pdev;
-+ u32 tvalue = value;
-+
-+ /* Sanity check */
-+ pdev = pci_get_slot(bus, devfn);
-+ if (pdev == NULL) {
-+ return tvalue;
-+ }
-+
-+ /* Only care about PCI bridge */
-+ if (pdev->hdr_type != PCI_HEADER_TYPE_BRIDGE) {
-+ return tvalue;
-+ }
-+
-+ if (read) { /* Read hack */
-+ #ifdef CONFIG_IFX_PCIE_2ND_CORE
-+ if (pcie_port == IFX_PCIE_PORT1) { /* Port 1 must check if there are two cores enabled */
-+ if (pcibios_host_nr() > 1) {
-+ tvalue = ifx_pcie_bus_enum_read_hack(where, tvalue);
-+ }
-+ }
-+ #endif /* CONFIG_IFX_PCIE_2ND_CORE */
-+ }
-+ else { /* Write hack */
-+ #ifdef CONFIG_IFX_PCIE_2ND_CORE
-+ if (pcie_port == IFX_PCIE_PORT1) { /* Port 1 must check if there are two cores enabled */
-+ if (pcibios_host_nr() > 1) {
-+ tvalue = ifx_pcie_bus_enum_write_hack(where, tvalue);
-+ }
-+ }
-+ #endif
-+ }
-+ return tvalue;
-+}
-+
-+#endif /* IFXMIPS_PCIE_AR10_H */
---- /dev/null
-+++ b/arch/mips/pci/ifxmips_pcie_msi.c
-@@ -0,0 +1,392 @@
-+/******************************************************************************\r
-+**\r
-+** FILE NAME : ifxmips_pcie_msi.c\r
-+** PROJECT : IFX UEIP for VRX200\r
-+** MODULES : PCI MSI sub module\r
-+**\r
-+** DATE : 02 Mar 2009\r
-+** AUTHOR : Lei Chuanhua\r
-+** DESCRIPTION : PCIe MSI Driver\r
-+** COPYRIGHT : Copyright (c) 2009\r
-+** Infineon Technologies AG\r
-+** Am Campeon 1-12, 85579 Neubiberg, Germany\r
-+**\r
-+** This program is free software; you can redistribute it and/or modify\r
-+** it under the terms of the GNU General Public License as published by\r
-+** the Free Software Foundation; either version 2 of the License, or\r
-+** (at your option) any later version.\r
-+** HISTORY\r
-+** $Date $Author $Comment\r
-+** 02 Mar,2009 Lei Chuanhua Initial version\r
-+*******************************************************************************/\r
-+/*!\r
-+ \defgroup IFX_PCIE_MSI MSI OS APIs\r
-+ \ingroup IFX_PCIE\r
-+ \brief PCIe bus driver OS interface functions\r
-+*/\r
-+\r
-+/*!\r
-+ \file ifxmips_pcie_msi.c\r
-+ \ingroup IFX_PCIE \r
-+ \brief PCIe MSI OS interface file\r
-+*/\r
-+\r
-+#ifndef AUTOCONF_INCLUDED\r
-+#include <linux/config.h>\r
-+#endif /* AUTOCONF_INCLUDED */\r
-+#include <linux/init.h>\r
-+#include <linux/sched.h>\r
-+#include <linux/slab.h>\r
-+#include <linux/interrupt.h>\r
-+#include <linux/kernel_stat.h>\r
-+#include <linux/pci.h>\r
-+#include <linux/msi.h>\r
-+#include <linux/module.h>\r
-+#include <asm/bootinfo.h>\r
-+#include <asm/irq.h>\r
-+#include <asm/traps.h>\r
-+\r
-+#include <asm/ifx/ifx_types.h>\r
-+#include <asm/ifx/ifx_regs.h>\r
-+#include <asm/ifx/common_routines.h>\r
-+#include <asm/ifx/irq.h>\r
-+\r
-+#include "ifxmips_pcie_reg.h"\r
-+#include "ifxmips_pcie.h"\r
-+\r
-+#define IFX_MSI_IRQ_NUM 16\r
-+\r
-+enum {\r
-+ IFX_PCIE_MSI_IDX0 = 0,\r
-+ IFX_PCIE_MSI_IDX1,\r
-+ IFX_PCIE_MSI_IDX2,\r
-+ IFX_PCIE_MSI_IDX3,\r
-+};\r
-+\r
-+typedef struct ifx_msi_irq_idx {\r
-+ const int irq;\r
-+ const int idx;\r
-+}ifx_msi_irq_idx_t;\r
-+\r
-+struct ifx_msi_pic {\r
-+ volatile u32 pic_table[IFX_MSI_IRQ_NUM];\r
-+ volatile u32 pic_endian; /* 0x40 */\r
-+};\r
-+typedef struct ifx_msi_pic *ifx_msi_pic_t;\r
-+\r
-+typedef struct ifx_msi_irq {\r
-+ const volatile ifx_msi_pic_t msi_pic_p;\r
-+ const u32 msi_phy_base;\r
-+ const ifx_msi_irq_idx_t msi_irq_idx[IFX_MSI_IRQ_NUM];\r
-+ /*\r
-+ * Each bit in msi_free_irq_bitmask represents a MSI interrupt that is \r
-+ * in use.\r
-+ */\r
-+ u16 msi_free_irq_bitmask;\r
-+\r
-+ /*\r
-+ * Each bit in msi_multiple_irq_bitmask tells that the device using \r
-+ * this bit in msi_free_irq_bitmask is also using the next bit. This \r
-+ * is used so we can disable all of the MSI interrupts when a device \r
-+ * uses multiple.\r
-+ */\r
-+ u16 msi_multiple_irq_bitmask;\r
-+}ifx_msi_irq_t;\r
-+\r
-+static ifx_msi_irq_t msi_irqs[IFX_PCIE_CORE_NR] = {\r
-+ {\r
-+ .msi_pic_p = (const volatile ifx_msi_pic_t)IFX_MSI_PIC_REG_BASE,\r
-+ .msi_phy_base = PCIE_MSI_PHY_BASE,\r
-+ .msi_irq_idx = {\r
-+ {IFX_PCIE_MSI_IR0, IFX_PCIE_MSI_IDX0}, {IFX_PCIE_MSI_IR1, IFX_PCIE_MSI_IDX1},\r
-+ {IFX_PCIE_MSI_IR2, IFX_PCIE_MSI_IDX2}, {IFX_PCIE_MSI_IR3, IFX_PCIE_MSI_IDX3},\r
-+ {IFX_PCIE_MSI_IR0, IFX_PCIE_MSI_IDX0}, {IFX_PCIE_MSI_IR1, IFX_PCIE_MSI_IDX1},\r
-+ {IFX_PCIE_MSI_IR2, IFX_PCIE_MSI_IDX2}, {IFX_PCIE_MSI_IR3, IFX_PCIE_MSI_IDX3},\r
-+ {IFX_PCIE_MSI_IR0, IFX_PCIE_MSI_IDX0}, {IFX_PCIE_MSI_IR1, IFX_PCIE_MSI_IDX1},\r
-+ {IFX_PCIE_MSI_IR2, IFX_PCIE_MSI_IDX2}, {IFX_PCIE_MSI_IR3, IFX_PCIE_MSI_IDX3},\r
-+ {IFX_PCIE_MSI_IR0, IFX_PCIE_MSI_IDX0}, {IFX_PCIE_MSI_IR1, IFX_PCIE_MSI_IDX1},\r
-+ {IFX_PCIE_MSI_IR2, IFX_PCIE_MSI_IDX2}, {IFX_PCIE_MSI_IR3, IFX_PCIE_MSI_IDX3},\r
-+ },\r
-+ .msi_free_irq_bitmask = 0,\r
-+ .msi_multiple_irq_bitmask= 0,\r
-+ },\r
-+#ifdef CONFIG_IFX_PCIE_2ND_CORE\r
-+ {\r
-+ .msi_pic_p = (const volatile ifx_msi_pic_t)IFX_MSI1_PIC_REG_BASE,\r
-+ .msi_phy_base = PCIE1_MSI_PHY_BASE,\r
-+ .msi_irq_idx = {\r
-+ {IFX_PCIE1_MSI_IR0, IFX_PCIE_MSI_IDX0}, {IFX_PCIE1_MSI_IR1, IFX_PCIE_MSI_IDX1},\r
-+ {IFX_PCIE1_MSI_IR2, IFX_PCIE_MSI_IDX2}, {IFX_PCIE1_MSI_IR3, IFX_PCIE_MSI_IDX3},\r
-+ {IFX_PCIE1_MSI_IR0, IFX_PCIE_MSI_IDX0}, {IFX_PCIE1_MSI_IR1, IFX_PCIE_MSI_IDX1},\r
-+ {IFX_PCIE1_MSI_IR2, IFX_PCIE_MSI_IDX2}, {IFX_PCIE1_MSI_IR3, IFX_PCIE_MSI_IDX3},\r
-+ {IFX_PCIE1_MSI_IR0, IFX_PCIE_MSI_IDX0}, {IFX_PCIE1_MSI_IR1, IFX_PCIE_MSI_IDX1},\r
-+ {IFX_PCIE1_MSI_IR2, IFX_PCIE_MSI_IDX2}, {IFX_PCIE1_MSI_IR3, IFX_PCIE_MSI_IDX3},\r
-+ {IFX_PCIE1_MSI_IR0, IFX_PCIE_MSI_IDX0}, {IFX_PCIE1_MSI_IR1, IFX_PCIE_MSI_IDX1},\r
-+ {IFX_PCIE1_MSI_IR2, IFX_PCIE_MSI_IDX2}, {IFX_PCIE1_MSI_IR3, IFX_PCIE_MSI_IDX3},\r
-+ },\r
-+ .msi_free_irq_bitmask = 0,\r
-+ .msi_multiple_irq_bitmask= 0,\r
-+\r
-+ },\r
-+#endif /* CONFIG_IFX_PCIE_2ND_CORE */\r
-+};\r
-+\r
-+/* \r
-+ * This lock controls updates to msi_free_irq_bitmask, \r
-+ * msi_multiple_irq_bitmask and pic register settting\r
-+ */ \r
-+static DEFINE_SPINLOCK(ifx_pcie_msi_lock);\r
-+\r
-+void pcie_msi_pic_init(int pcie_port)\r
-+{\r
-+ spin_lock(&ifx_pcie_msi_lock);\r
-+ msi_irqs[pcie_port].msi_pic_p->pic_endian = IFX_MSI_PIC_BIG_ENDIAN;\r
-+ spin_unlock(&ifx_pcie_msi_lock);\r
-+}\r
-+\r
-+/** \r
-+ * \fn int arch_setup_msi_irq(struct pci_dev *pdev, struct msi_desc *desc)\r
-+ * \brief Called when a driver request MSI interrupts instead of the \r
-+ * legacy INT A-D. This routine will allocate multiple interrupts \r
-+ * for MSI devices that support them. A device can override this by \r
-+ * programming the MSI control bits [6:4] before calling \r
-+ * pci_enable_msi(). \r
-+ * \r
-+ * \param[in] pdev Device requesting MSI interrupts \r
-+ * \param[in] desc MSI descriptor \r
-+ * \r
-+ * \return -EINVAL Invalid pcie root port or invalid msi bit\r
-+ * \return 0 OK\r
-+ * \ingroup IFX_PCIE_MSI\r
-+ */\r
-+int \r
-+arch_setup_msi_irq(struct pci_dev *pdev, struct msi_desc *desc)\r
-+{\r
-+ int irq, pos;\r
-+ u16 control;\r
-+ int irq_idx;\r
-+ int irq_step;\r
-+ int configured_private_bits;\r
-+ int request_private_bits;\r
-+ struct msi_msg msg;\r
-+ u16 search_mask;\r
-+ struct ifx_pci_controller *ctrl = pdev->bus->sysdata;\r
-+ int pcie_port = ctrl->port;\r
-+\r
-+ IFX_PCIE_PRINT(PCIE_MSG_MSI, "%s %s enter\n", __func__, pci_name(pdev));\r
-+\r
-+ /* XXX, skip RC MSI itself */\r
-+ if (pdev->pcie_type == PCI_EXP_TYPE_ROOT_PORT) {\r
-+ IFX_PCIE_PRINT(PCIE_MSG_MSI, "%s RC itself doesn't use MSI interrupt\n", __func__);\r
-+ return -EINVAL;\r
-+ }\r
-+\r
-+ /*\r
-+ * Read the MSI config to figure out how many IRQs this device \r
-+ * wants. Most devices only want 1, which will give \r
-+ * configured_private_bits and request_private_bits equal 0. \r
-+ */\r
-+ pci_read_config_word(pdev, desc->msi_attrib.pos + PCI_MSI_FLAGS, &control);\r
-+\r
-+ /*\r
-+ * If the number of private bits has been configured then use \r
-+ * that value instead of the requested number. This gives the \r
-+ * driver the chance to override the number of interrupts \r
-+ * before calling pci_enable_msi(). \r
-+ */\r
-+ configured_private_bits = (control & PCI_MSI_FLAGS_QSIZE) >> 4; \r
-+ if (configured_private_bits == 0) {\r
-+ /* Nothing is configured, so use the hardware requested size */\r
-+ request_private_bits = (control & PCI_MSI_FLAGS_QMASK) >> 1;\r
-+ }\r
-+ else {\r
-+ /*\r
-+ * Use the number of configured bits, assuming the \r
-+ * driver wanted to override the hardware request \r
-+ * value.\r
-+ */\r
-+ request_private_bits = configured_private_bits;\r
-+ }\r
-+\r
-+ /*\r
-+ * The PCI 2.3 spec mandates that there are at most 32\r
-+ * interrupts. If this device asks for more, only give it one.\r
-+ */\r
-+ if (request_private_bits > 5) {\r
-+ request_private_bits = 0;\r
-+ }\r
-+again:\r
-+ /*\r
-+ * The IRQs have to be aligned on a power of two based on the\r
-+ * number being requested.\r
-+ */\r
-+ irq_step = (1 << request_private_bits);\r
-+\r
-+ /* Mask with one bit for each IRQ */\r
-+ search_mask = (1 << irq_step) - 1;\r
-+\r
-+ /*\r
-+ * We're going to search msi_free_irq_bitmask_lock for zero \r
-+ * bits. This represents an MSI interrupt number that isn't in \r
-+ * use.\r
-+ */\r
-+ spin_lock(&ifx_pcie_msi_lock);\r
-+ for (pos = 0; pos < IFX_MSI_IRQ_NUM; pos += irq_step) {\r
-+ if ((msi_irqs[pcie_port].msi_free_irq_bitmask & (search_mask << pos)) == 0) {\r
-+ msi_irqs[pcie_port].msi_free_irq_bitmask |= search_mask << pos; \r
-+ msi_irqs[pcie_port].msi_multiple_irq_bitmask |= (search_mask >> 1) << pos;\r
-+ break; \r
-+ }\r
-+ }\r
-+ spin_unlock(&ifx_pcie_msi_lock); \r
-+\r
-+ /* Make sure the search for available interrupts didn't fail */ \r
-+ if (pos >= IFX_MSI_IRQ_NUM) {\r
-+ if (request_private_bits) {\r
-+ IFX_PCIE_PRINT(PCIE_MSG_MSI, "%s: Unable to find %d free "\r
-+ "interrupts, trying just one", __func__, 1 << request_private_bits);\r
-+ request_private_bits = 0;\r
-+ goto again;\r
-+ }\r
-+ else {\r
-+ printk(KERN_ERR "%s: Unable to find a free MSI interrupt\n", __func__);\r
-+ return -EINVAL;\r
-+ }\r
-+ } \r
-+ irq = msi_irqs[pcie_port].msi_irq_idx[pos].irq;\r
-+ irq_idx = msi_irqs[pcie_port].msi_irq_idx[pos].idx;\r
-+\r
-+ IFX_PCIE_PRINT(PCIE_MSG_MSI, "pos %d, irq %d irq_idx %d\n", pos, irq, irq_idx);\r
-+\r
-+ /*\r
-+ * Initialize MSI. This has to match the memory-write endianess from the device \r
-+ * Address bits [23:12]\r
-+ */\r
-+ spin_lock(&ifx_pcie_msi_lock); \r
-+ msi_irqs[pcie_port].msi_pic_p->pic_table[pos] = SM(irq_idx, IFX_MSI_PIC_INT_LINE) |\r
-+ SM((msi_irqs[pcie_port].msi_phy_base >> 12), IFX_MSI_PIC_MSG_ADDR) |\r
-+ SM((1 << pos), IFX_MSI_PIC_MSG_DATA);\r
-+\r
-+ /* Enable this entry */\r
-+ msi_irqs[pcie_port].msi_pic_p->pic_table[pos] &= ~IFX_MSI_PCI_INT_DISABLE;\r
-+ spin_unlock(&ifx_pcie_msi_lock);\r
-+\r
-+ IFX_PCIE_PRINT(PCIE_MSG_MSI, "pic_table[%d]: 0x%08x\n",\r
-+ pos, msi_irqs[pcie_port].msi_pic_p->pic_table[pos]);\r
-+\r
-+ /* Update the number of IRQs the device has available to it */\r
-+ control &= ~PCI_MSI_FLAGS_QSIZE;\r
-+ control |= (request_private_bits << 4);\r
-+ pci_write_config_word(pdev, desc->msi_attrib.pos + PCI_MSI_FLAGS, control);\r
-+\r
-+ set_irq_msi(irq, desc);\r
-+ msg.address_hi = 0x0;\r
-+ msg.address_lo = msi_irqs[pcie_port].msi_phy_base;\r
-+ msg.data = SM((1 << pos), IFX_MSI_PIC_MSG_DATA);\r
-+ IFX_PCIE_PRINT(PCIE_MSG_MSI, "msi_data: pos %d 0x%08x\n", pos, msg.data);\r
-+\r
-+ write_msi_msg(irq, &msg);\r
-+ IFX_PCIE_PRINT(PCIE_MSG_MSI, "%s exit\n", __func__);\r
-+ return 0;\r
-+}\r
-+\r
-+static int\r
-+pcie_msi_irq_to_port(unsigned int irq, int *port)\r
-+{\r
-+ int ret = 0;\r
-+\r
-+ if (irq == IFX_PCIE_MSI_IR0 || irq == IFX_PCIE_MSI_IR1 ||\r
-+ irq == IFX_PCIE_MSI_IR2 || irq == IFX_PCIE_MSI_IR3) {\r
-+ *port = IFX_PCIE_PORT0;\r
-+ }\r
-+#ifdef CONFIG_IFX_PCIE_2ND_CORE\r
-+ else if (irq == IFX_PCIE1_MSI_IR0 || irq == IFX_PCIE1_MSI_IR1 ||\r
-+ irq == IFX_PCIE1_MSI_IR2 || irq == IFX_PCIE1_MSI_IR3) {\r
-+ *port = IFX_PCIE_PORT1;\r
-+ }\r
-+#endif /* CONFIG_IFX_PCIE_2ND_CORE */\r
-+ else {\r
-+ printk(KERN_ERR "%s: Attempted to teardown illegal " \r
-+ "MSI interrupt (%d)\n", __func__, irq);\r
-+ ret = -EINVAL;\r
-+ }\r
-+ return ret;\r
-+}\r
-+\r
-+/** \r
-+ * \fn void arch_teardown_msi_irq(unsigned int irq)\r
-+ * \brief Called when a device no longer needs its MSI interrupts. All \r
-+ * MSI interrupts for the device are freed. \r
-+ * \r
-+ * \param irq The devices first irq number. There may be multple in sequence.\r
-+ * \return none\r
-+ * \ingroup IFX_PCIE_MSI\r
-+ */\r
-+void \r
-+arch_teardown_msi_irq(unsigned int irq)\r
-+{\r
-+ int pos;\r
-+ int number_irqs; \r
-+ u16 bitmask;\r
-+ int pcie_port;\r
-+\r
-+ IFX_PCIE_PRINT(PCIE_MSG_MSI, "%s enter\n", __func__);\r
-+\r
-+ BUG_ON(irq > INT_NUM_IM4_IRL31);\r
-+\r
-+ if (pcie_msi_irq_to_port(irq, &pcie_port) != 0) {\r
-+ return;\r
-+ }\r
-+\r
-+ /* Shift the mask to the correct bit location, not always correct \r
-+ * Probally, the first match will be chosen.\r
-+ */\r
-+ for (pos = 0; pos < IFX_MSI_IRQ_NUM; pos++) {\r
-+ if ((msi_irqs[pcie_port].msi_irq_idx[pos].irq == irq) \r
-+ && (msi_irqs[pcie_port].msi_free_irq_bitmask & ( 1 << pos))) {\r
-+ break;\r
-+ }\r
-+ }\r
-+ if (pos >= IFX_MSI_IRQ_NUM) {\r
-+ printk(KERN_ERR "%s: Unable to find a matched MSI interrupt\n", __func__);\r
-+ return;\r
-+ }\r
-+ spin_lock(&ifx_pcie_msi_lock);\r
-+ /* Disable this entry */\r
-+ msi_irqs[pcie_port].msi_pic_p->pic_table[pos] |= IFX_MSI_PCI_INT_DISABLE;\r
-+ msi_irqs[pcie_port].msi_pic_p->pic_table[pos] &= ~(IFX_MSI_PIC_INT_LINE | IFX_MSI_PIC_MSG_ADDR | IFX_MSI_PIC_MSG_DATA);\r
-+ spin_unlock(&ifx_pcie_msi_lock); \r
-+ /*\r
-+ * Count the number of IRQs we need to free by looking at the\r
-+ * msi_multiple_irq_bitmask. Each bit set means that the next\r
-+ * IRQ is also owned by this device.\r
-+ */ \r
-+ number_irqs = 0; \r
-+ while (((pos + number_irqs) < IFX_MSI_IRQ_NUM) && \r
-+ (msi_irqs[pcie_port].msi_multiple_irq_bitmask & (1 << (pos + number_irqs)))) {\r
-+ number_irqs++;\r
-+ }\r
-+ number_irqs++;\r
-+\r
-+ /* Mask with one bit for each IRQ */\r
-+ bitmask = (1 << number_irqs) - 1;\r
-+\r
-+ bitmask <<= pos;\r
-+ if ((msi_irqs[pcie_port].msi_free_irq_bitmask & bitmask) != bitmask) {\r
-+ printk(KERN_ERR "%s: Attempted to teardown MSI "\r
-+ "interrupt (%d) not in use\n", __func__, irq);\r
-+ return;\r
-+ }\r
-+ /* Checks are done, update the in use bitmask */\r
-+ spin_lock(&ifx_pcie_msi_lock);\r
-+ msi_irqs[pcie_port].msi_free_irq_bitmask &= ~bitmask;\r
-+ msi_irqs[pcie_port].msi_multiple_irq_bitmask &= ~(bitmask >> 1);\r
-+ spin_unlock(&ifx_pcie_msi_lock);\r
-+ IFX_PCIE_PRINT(PCIE_MSG_MSI, "%s exit\n", __func__);\r
-+}\r
-+\r
-+MODULE_LICENSE("GPL");\r
-+MODULE_AUTHOR("Chuanhua.Lei@infineon.com");\r
-+MODULE_SUPPORTED_DEVICE("Infineon PCIe IP builtin MSI PIC module");\r
-+MODULE_DESCRIPTION("Infineon PCIe IP builtin MSI PIC driver");\r
-+\r
---- /dev/null
-+++ b/arch/mips/pci/ifxmips_pcie_phy.c
-@@ -0,0 +1,478 @@
-+/******************************************************************************\r
-+**
-+** FILE NAME : ifxmips_pcie_phy.c
-+** PROJECT : IFX UEIP for VRX200
-+** MODULES : PCIe PHY sub module
-+**
-+** DATE : 14 May 2009
-+** AUTHOR : Lei Chuanhua
-+** DESCRIPTION : PCIe Root Complex Driver
-+** COPYRIGHT : Copyright (c) 2009
-+** Infineon Technologies AG
-+** Am Campeon 1-12, 85579 Neubiberg, Germany
-+**
-+** This program is free software; you can redistribute it and/or modify
-+** it under the terms of the GNU General Public License as published by
-+** the Free Software Foundation; either version 2 of the License, or
-+** (at your option) any later version.
-+** HISTORY
-+** $Version $Date $Author $Comment
-+** 0.0.1 14 May,2009 Lei Chuanhua Initial version
-+*******************************************************************************/
-+/*!\r
-+ \file ifxmips_pcie_phy.c\r
-+ \ingroup IFX_PCIE \r
-+ \brief PCIe PHY PLL register programming source file\r
-+*/\r
-+#include <linux/types.h>
-+#include <linux/kernel.h>
-+#include <asm/paccess.h>
-+#include <linux/delay.h>\r
-+
-+#include "ifxmips_pcie_reg.h"
-+#include "ifxmips_pcie.h"
-+
-+/* PCIe PDI only supports 16 bit operation */
-+
-+#define IFX_PCIE_PHY_REG_WRITE16(__addr, __data) \
-+ ((*(volatile u16 *) (__addr)) = (__data))
-+
-+#define IFX_PCIE_PHY_REG_READ16(__addr) \
-+ (*(volatile u16 *) (__addr))
-+
-+#define IFX_PCIE_PHY_REG16(__addr) \
-+ (*(volatile u16 *) (__addr))
-+\r
-+#define IFX_PCIE_PHY_REG(__reg, __value, __mask) do { \\r
-+ u16 read_data; \\r
-+ u16 write_data; \\r
-+ read_data = IFX_PCIE_PHY_REG_READ16((__reg)); \\r
-+ write_data = (read_data & ((u16)~(__mask))) | (((u16)(__value)) & ((u16)(__mask)));\\r
-+ IFX_PCIE_PHY_REG_WRITE16((__reg), write_data); \\r
-+} while (0)\r
-+\r
-+#define IFX_PCIE_PLL_TIMEOUT 1000 /* Tunnable */\r
-+\r
-+//#define IFX_PCI_PHY_REG_DUMP
-+
-+#ifdef IFX_PCI_PHY_REG_DUMP
-+static void
-+pcie_phy_reg_dump(int pcie_port)
-+{
-+ printk("PLL REGFILE\n");
-+ printk("PCIE_PHY_PLL_CTRL1 0x%04x\n", IFX_PCIE_PHY_REG16(PCIE_PHY_PLL_CTRL1(pcie_port)));
-+ printk("PCIE_PHY_PLL_CTRL2 0x%04x\n", IFX_PCIE_PHY_REG16(PCIE_PHY_PLL_CTRL2(pcie_port)));
-+ printk("PCIE_PHY_PLL_CTRL3 0x%04x\n", IFX_PCIE_PHY_REG16(PCIE_PHY_PLL_CTRL3(pcie_port)));
-+ printk("PCIE_PHY_PLL_CTRL4 0x%04x\n", IFX_PCIE_PHY_REG16(PCIE_PHY_PLL_CTRL4(pcie_port)));
-+ printk("PCIE_PHY_PLL_CTRL5 0x%04x\n", IFX_PCIE_PHY_REG16(PCIE_PHY_PLL_CTRL5(pcie_port)));
-+ printk("PCIE_PHY_PLL_CTRL6 0x%04x\n", IFX_PCIE_PHY_REG16(PCIE_PHY_PLL_CTRL6(pcie_port)));
-+ printk("PCIE_PHY_PLL_CTRL7 0x%04x\n", IFX_PCIE_PHY_REG16(PCIE_PHY_PLL_CTRL7(pcie_port)));
-+ printk("PCIE_PHY_PLL_A_CTRL1 0x%04x\n", IFX_PCIE_PHY_REG16(PCIE_PHY_PLL_A_CTRL1(pcie_port)));
-+ printk("PCIE_PHY_PLL_A_CTRL2 0x%04x\n", IFX_PCIE_PHY_REG16(PCIE_PHY_PLL_A_CTRL2(pcie_port)));
-+ printk("PCIE_PHY_PLL_A_CTRL3 0x%04x\n", IFX_PCIE_PHY_REG16(PCIE_PHY_PLL_A_CTRL3(pcie_port)));
-+ printk("PCIE_PHY_PLL_STATUS 0x%04x\n", IFX_PCIE_PHY_REG16(PCIE_PHY_PLL_STATUS(pcie_port)));
-+
-+ printk("TX1 REGFILE\n");
-+ printk("PCIE_PHY_TX1_CTRL1 0x%04x\n", IFX_PCIE_PHY_REG16(PCIE_PHY_TX1_CTRL1(pcie_port)));
-+ printk("PCIE_PHY_TX1_CTRL2 0x%04x\n", IFX_PCIE_PHY_REG16(PCIE_PHY_TX1_CTRL2(pcie_port)));
-+ printk("PCIE_PHY_TX1_CTRL3 0x%04x\n", IFX_PCIE_PHY_REG16(PCIE_PHY_TX1_CTRL3(pcie_port)));
-+ printk("PCIE_PHY_TX1_A_CTRL1 0x%04x\n", IFX_PCIE_PHY_REG16(PCIE_PHY_TX1_A_CTRL1(pcie_port)));
-+ printk("PCIE_PHY_TX1_A_CTRL2 0x%04x\n", IFX_PCIE_PHY_REG16(PCIE_PHY_TX1_A_CTRL2(pcie_port)));
-+ printk("PCIE_PHY_TX1_MOD1 0x%04x\n", IFX_PCIE_PHY_REG16(PCIE_PHY_TX1_MOD1(pcie_port)));\r
-+ printk("PCIE_PHY_TX1_MOD2 0x%04x\n", IFX_PCIE_PHY_REG16(PCIE_PHY_TX1_MOD2(pcie_port)));\r
-+ printk("PCIE_PHY_TX1_MOD3 0x%04x\n", IFX_PCIE_PHY_REG16(PCIE_PHY_TX1_MOD3(pcie_port)));\r
-+
-+ printk("TX2 REGFILE\n");
-+ printk("PCIE_PHY_TX2_CTRL1 0x%04x\n", IFX_PCIE_PHY_REG16(PCIE_PHY_TX2_CTRL1(pcie_port)));\r
-+ printk("PCIE_PHY_TX2_CTRL2 0x%04x\n", IFX_PCIE_PHY_REG16(PCIE_PHY_TX2_CTRL2(pcie_port)));
-+ printk("PCIE_PHY_TX2_A_CTRL1 0x%04x\n", IFX_PCIE_PHY_REG16(PCIE_PHY_TX2_A_CTRL1(pcie_port)));
-+ printk("PCIE_PHY_TX2_A_CTRL2 0x%04x\n", IFX_PCIE_PHY_REG16(PCIE_PHY_TX2_A_CTRL2(pcie_port)));
-+ printk("PCIE_PHY_TX2_MOD1 0x%04x\n", IFX_PCIE_PHY_REG16(PCIE_PHY_TX2_MOD1(pcie_port)));\r
-+ printk("PCIE_PHY_TX2_MOD2 0x%04x\n", IFX_PCIE_PHY_REG16(PCIE_PHY_TX2_MOD2(pcie_port)));\r
-+ printk("PCIE_PHY_TX2_MOD3 0x%04x\n", IFX_PCIE_PHY_REG16(PCIE_PHY_TX2_MOD3(pcie_port)));\r
-+
-+ printk("RX1 REGFILE\n");
-+ printk("PCIE_PHY_RX1_CTRL1 0x%04x\n", IFX_PCIE_PHY_REG16(PCIE_PHY_RX1_CTRL1(pcie_port)));
-+ printk("PCIE_PHY_RX1_CTRL2 0x%04x\n", IFX_PCIE_PHY_REG16(PCIE_PHY_RX1_CTRL2(pcie_port)));\r
-+ printk("PCIE_PHY_RX1_CDR 0x%04x\n", IFX_PCIE_PHY_REG16(PCIE_PHY_RX1_CDR(pcie_port)));
-+ printk("PCIE_PHY_RX1_EI 0x%04x\n", IFX_PCIE_PHY_REG16(PCIE_PHY_RX1_EI(pcie_port)));
-+ printk("PCIE_PHY_RX1_A_CTRL 0x%04x\n", IFX_PCIE_PHY_REG16(PCIE_PHY_RX1_A_CTRL(pcie_port)));\r
-+}
-+#endif /* IFX_PCI_PHY_REG_DUMP */
-+
-+static void
-+pcie_phy_comm_setup(int pcie_port)
-+{
-+ /* PLL Setting */
-+ IFX_PCIE_PHY_REG(PCIE_PHY_PLL_A_CTRL1(pcie_port), 0x120e, 0xFFFF);
-+
-+ /* increase the bias reference voltage */
-+ IFX_PCIE_PHY_REG(PCIE_PHY_PLL_A_CTRL2(pcie_port), 0x39D7, 0xFFFF);
-+ IFX_PCIE_PHY_REG(PCIE_PHY_PLL_A_CTRL3(pcie_port), 0x0900, 0xFFFF);
-+
-+ /* Endcnt */
-+ IFX_PCIE_PHY_REG(PCIE_PHY_RX1_EI(pcie_port), 0x0004, 0xFFFF);
-+ IFX_PCIE_PHY_REG(PCIE_PHY_RX1_A_CTRL(pcie_port), 0x6803, 0xFFFF);
-+
-+ /* force */\r
-+ IFX_PCIE_PHY_REG(PCIE_PHY_TX1_CTRL1(pcie_port), 0x0008, 0x0008);\r
-+\r
-+ /* predrv_ser_en */\r
-+ IFX_PCIE_PHY_REG(PCIE_PHY_TX1_A_CTRL2(pcie_port), 0x0706, 0xFFFF);\r
-+
-+ /* ctrl_lim */
-+ IFX_PCIE_PHY_REG(PCIE_PHY_TX1_CTRL3(pcie_port), 0x1FFF, 0xFFFF);
-+
-+ /* ctrl */
-+ IFX_PCIE_PHY_REG(PCIE_PHY_TX1_A_CTRL1(pcie_port), 0x0800, 0xFF00);
-+
-+ /* predrv_ser_en */
-+ IFX_PCIE_PHY_REG(PCIE_PHY_TX2_A_CTRL2(pcie_port), 0x4702, 0x7F00);
-+
-+ /* RTERM*/
-+ IFX_PCIE_PHY_REG(PCIE_PHY_TX1_CTRL2(pcie_port), 0x2e00, 0xFFFF);
-+\r
-+ /* Improved 100MHz clock output */\r
-+ IFX_PCIE_PHY_REG(PCIE_PHY_TX2_CTRL2(pcie_port), 0x3096, 0xFFFF);\r
-+ IFX_PCIE_PHY_REG(PCIE_PHY_TX2_A_CTRL2(pcie_port), 0x4707, 0xFFFF);\r
-+
-+ /* Reduced CDR BW to avoid glitches */\r
-+ IFX_PCIE_PHY_REG(PCIE_PHY_RX1_CDR(pcie_port), 0x0235, 0xFFFF);\r
-+}\r
-+\r
-+#ifdef CONFIG_IFX_PCIE_PHY_36MHZ_MODE\r
-+static void \r
-+pcie_phy_36mhz_mode_setup(int pcie_port) \r
-+{\r
-+ IFX_PCIE_PRINT(PCIE_MSG_PHY, "%s pcie_port %d enter\n", __func__, pcie_port);\r
-+#ifdef IFX_PCI_PHY_REG_DUMP\r
-+ IFX_PCIE_PRINT(PCIE_MSG_PHY, "Initial PHY register dump\n");\r
-+ pcie_phy_reg_dump(pcie_port);\r
-+#endif\r
-+\r
-+ /* en_ext_mmd_div_ratio */
-+ IFX_PCIE_PHY_REG(PCIE_PHY_PLL_CTRL3(pcie_port), 0x0000, 0x0002);
-+
-+ /* ext_mmd_div_ratio*/
-+ IFX_PCIE_PHY_REG(PCIE_PHY_PLL_CTRL3(pcie_port), 0x0000, 0x0070);
-+
-+ /* pll_ensdm */
-+ IFX_PCIE_PHY_REG(PCIE_PHY_PLL_CTRL2(pcie_port), 0x0200, 0x0200);
-+
-+ /* en_const_sdm */
-+ IFX_PCIE_PHY_REG(PCIE_PHY_PLL_CTRL2(pcie_port), 0x0100, 0x0100);
-+
-+ /* mmd */\r
-+ IFX_PCIE_PHY_REG(PCIE_PHY_PLL_A_CTRL3(pcie_port), 0x2000, 0xe000);\r
-+\r
-+ /* lf_mode */
-+ IFX_PCIE_PHY_REG(PCIE_PHY_PLL_A_CTRL2(pcie_port), 0x0000, 0x4000);
-+
-+ /* const_sdm */
-+ IFX_PCIE_PHY_REG(PCIE_PHY_PLL_CTRL1(pcie_port), 0x38e4, 0xFFFF);
-+
-+ /* const sdm */
-+ IFX_PCIE_PHY_REG(PCIE_PHY_PLL_CTRL2(pcie_port), 0x00ee, 0x00FF);
-+
-+ /* pllmod */
-+ IFX_PCIE_PHY_REG(PCIE_PHY_PLL_CTRL7(pcie_port), 0x0002, 0xFFFF);
-+ IFX_PCIE_PHY_REG(PCIE_PHY_PLL_CTRL6(pcie_port), 0x3a04, 0xFFFF);
-+ IFX_PCIE_PHY_REG(PCIE_PHY_PLL_CTRL5(pcie_port), 0xfae3, 0xFFFF);
-+ IFX_PCIE_PHY_REG(PCIE_PHY_PLL_CTRL4(pcie_port), 0x1b72, 0xFFFF);
-+
-+ IFX_PCIE_PRINT(PCIE_MSG_PHY, "%s pcie_port %d exit\n", __func__, pcie_port);
-+}
-+#endif /* CONFIG_IFX_PCIE_PHY_36MHZ_MODE */
-+
-+#ifdef CONFIG_IFX_PCIE_PHY_36MHZ_SSC_MODE\r
-+static void \r
-+pcie_phy_36mhz_ssc_mode_setup(int pcie_port) \r
-+{\r
-+ IFX_PCIE_PRINT(PCIE_MSG_PHY, "%s pcie_port %d enter\n", __func__, pcie_port);\r
-+#ifdef IFX_PCI_PHY_REG_DUMP\r
-+ IFX_PCIE_PRINT(PCIE_MSG_PHY, "Initial PHY register dump\n");\r
-+ pcie_phy_reg_dump(pcie_port);\r
-+#endif\r
-+\r
-+ /* PLL Setting */\r
-+ IFX_PCIE_PHY_REG(PCIE_PHY_PLL_A_CTRL1(pcie_port), 0x120e, 0xFFFF);\r
-+\r
-+ /* Increase the bias reference voltage */\r
-+ IFX_PCIE_PHY_REG(PCIE_PHY_PLL_A_CTRL2(pcie_port), 0x39D7, 0xFFFF);\r
-+ IFX_PCIE_PHY_REG(PCIE_PHY_PLL_A_CTRL3(pcie_port), 0x0900, 0xFFFF);\r
-+\r
-+ /* Endcnt */\r
-+ IFX_PCIE_PHY_REG(PCIE_PHY_RX1_EI(pcie_port), 0x0004, 0xFFFF);\r
-+ IFX_PCIE_PHY_REG(PCIE_PHY_RX1_A_CTRL(pcie_port), 0x6803, 0xFFFF);\r
-+\r
-+ /* Force */\r
-+ IFX_PCIE_PHY_REG(PCIE_PHY_TX1_CTRL1(pcie_port), 0x0008, 0x0008);\r
-+\r
-+ /* Predrv_ser_en */\r
-+ IFX_PCIE_PHY_REG(PCIE_PHY_TX1_A_CTRL2(pcie_port), 0x0706, 0xFFFF);\r
-+\r
-+ /* ctrl_lim */\r
-+ IFX_PCIE_PHY_REG(PCIE_PHY_TX1_CTRL3(pcie_port), 0x1FFF, 0xFFFF);\r
-+\r
-+ /* ctrl */\r
-+ IFX_PCIE_PHY_REG(PCIE_PHY_TX1_A_CTRL1(pcie_port), 0x0800, 0xFF00);\r
-+\r
-+ /* predrv_ser_en */\r
-+ IFX_PCIE_PHY_REG(PCIE_PHY_TX2_A_CTRL2(pcie_port), 0x4702, 0x7F00);\r
-+\r
-+ /* RTERM*/\r
-+ IFX_PCIE_PHY_REG(PCIE_PHY_TX1_CTRL2(pcie_port), 0x2e00, 0xFFFF);\r
-+\r
-+ /* en_ext_mmd_div_ratio */\r
-+ IFX_PCIE_PHY_REG(PCIE_PHY_PLL_CTRL3(pcie_port), 0x0000, 0x0002);\r
-+\r
-+ /* ext_mmd_div_ratio*/\r
-+ IFX_PCIE_PHY_REG(PCIE_PHY_PLL_CTRL3(pcie_port), 0x0000, 0x0070);\r
-+\r
-+ /* pll_ensdm */\r
-+ IFX_PCIE_PHY_REG(PCIE_PHY_PLL_CTRL2(pcie_port), 0x0400, 0x0400);\r
-+\r
-+ /* en_const_sdm */\r
-+ IFX_PCIE_PHY_REG(PCIE_PHY_PLL_CTRL2(pcie_port), 0x0200, 0x0200);\r
-+\r
-+ /* mmd */\r
-+ IFX_PCIE_PHY_REG(PCIE_PHY_PLL_A_CTRL3(pcie_port), 0x2000, 0xe000);\r
-+\r
-+ /* lf_mode */\r
-+ IFX_PCIE_PHY_REG(PCIE_PHY_PLL_A_CTRL2(pcie_port), 0x0000, 0x4000);\r
-+\r
-+ /* const_sdm */\r
-+ IFX_PCIE_PHY_REG(PCIE_PHY_PLL_CTRL1(pcie_port), 0x38e4, 0xFFFF);\r
-+\r
-+ IFX_PCIE_PHY_REG(PCIE_PHY_PLL_CTRL2(pcie_port), 0x0000, 0x0100);\r
-+ /* const sdm */\r
-+ IFX_PCIE_PHY_REG(PCIE_PHY_PLL_CTRL2(pcie_port), 0x00ee, 0x00FF);\r
-+\r
-+ /* pllmod */\r
-+ IFX_PCIE_PHY_REG(PCIE_PHY_PLL_CTRL7(pcie_port), 0x0002, 0xFFFF);\r
-+ IFX_PCIE_PHY_REG(PCIE_PHY_PLL_CTRL6(pcie_port), 0x3a04, 0xFFFF);\r
-+ IFX_PCIE_PHY_REG(PCIE_PHY_PLL_CTRL5(pcie_port), 0xfae3, 0xFFFF);\r
-+ IFX_PCIE_PHY_REG(PCIE_PHY_PLL_CTRL4(pcie_port), 0x1c72, 0xFFFF);\r
-+\r
-+ /* improved 100MHz clock output */\r
-+ IFX_PCIE_PHY_REG(PCIE_PHY_TX2_CTRL2(pcie_port), 0x3096, 0xFFFF);\r
-+ IFX_PCIE_PHY_REG(PCIE_PHY_TX2_A_CTRL2(pcie_port), 0x4707, 0xFFFF);\r
-+\r
-+ /* reduced CDR BW to avoid glitches */\r
-+ IFX_PCIE_PHY_REG(PCIE_PHY_RX1_CDR(pcie_port), 0x0235, 0xFFFF);\r
-+ \r
-+ IFX_PCIE_PRINT(PCIE_MSG_PHY, "%s pcie_port %d exit\n", __func__, pcie_port);\r
-+}\r
-+#endif /* CONFIG_IFX_PCIE_PHY_36MHZ_SSC_MODE */\r
-+\r
-+#ifdef CONFIG_IFX_PCIE_PHY_25MHZ_MODE
-+static void
-+pcie_phy_25mhz_mode_setup(int pcie_port)
-+{
-+ IFX_PCIE_PRINT(PCIE_MSG_PHY, "%s pcie_port %d enter\n", __func__, pcie_port);
-+#ifdef IFX_PCI_PHY_REG_DUMP
-+ IFX_PCIE_PRINT(PCIE_MSG_PHY, "Initial PHY register dump\n");
-+ pcie_phy_reg_dump(pcie_port);
-+#endif
-+ /* en_const_sdm */\r
-+ IFX_PCIE_PHY_REG(PCIE_PHY_PLL_CTRL2(pcie_port), 0x0100, 0x0100);\r
-+
-+ /* pll_ensdm */
-+ IFX_PCIE_PHY_REG(PCIE_PHY_PLL_CTRL2(pcie_port), 0x0000, 0x0200);
-+
-+ /* en_ext_mmd_div_ratio*/
-+ IFX_PCIE_PHY_REG(PCIE_PHY_PLL_CTRL3(pcie_port), 0x0002, 0x0002);
-+
-+ /* ext_mmd_div_ratio*/
-+ IFX_PCIE_PHY_REG(PCIE_PHY_PLL_CTRL3(pcie_port), 0x0040, 0x0070);
-+
-+ /* mmd */
-+ IFX_PCIE_PHY_REG(PCIE_PHY_PLL_A_CTRL3(pcie_port), 0x6000, 0xe000);
-+
-+ /* lf_mode */
-+ IFX_PCIE_PHY_REG(PCIE_PHY_PLL_A_CTRL2(pcie_port), 0x4000, 0x4000);
-+
-+ IFX_PCIE_PRINT(PCIE_MSG_PHY, "%s pcie_port %d exit\n", __func__, pcie_port);\r
-+}
-+#endif /* CONFIG_IFX_PCIE_PHY_25MHZ_MODE */
-+
-+#ifdef CONFIG_IFX_PCIE_PHY_100MHZ_MODE\r
-+static void
-+pcie_phy_100mhz_mode_setup(int pcie_port)
-+{
-+ IFX_PCIE_PRINT(PCIE_MSG_PHY, "%s pcie_port %d enter\n", __func__, pcie_port);
-+#ifdef IFX_PCI_PHY_REG_DUMP
-+ IFX_PCIE_PRINT(PCIE_MSG_PHY, "Initial PHY register dump\n");\r
-+ pcie_phy_reg_dump(pcie_port);\r
-+#endif
-+ /* en_ext_mmd_div_ratio */
-+ IFX_PCIE_PHY_REG(PCIE_PHY_PLL_CTRL3(pcie_port), 0x0000, 0x0002);
-+
-+ /* ext_mmd_div_ratio*/
-+ IFX_PCIE_PHY_REG(PCIE_PHY_PLL_CTRL3(pcie_port), 0x0000, 0x0070);
-+
-+ /* pll_ensdm */
-+ IFX_PCIE_PHY_REG(PCIE_PHY_PLL_CTRL2(pcie_port), 0x0200, 0x0200);
-+
-+ /* en_const_sdm */
-+ IFX_PCIE_PHY_REG(PCIE_PHY_PLL_CTRL2(pcie_port), 0x0100, 0x0100);
-+
-+ /* mmd */
-+ IFX_PCIE_PHY_REG(PCIE_PHY_PLL_A_CTRL3(pcie_port), 0x2000, 0xe000);
-+
-+ /* lf_mode */
-+ IFX_PCIE_PHY_REG(PCIE_PHY_PLL_A_CTRL2(pcie_port), 0x0000, 0x4000);
-+
-+ /* const_sdm */
-+ IFX_PCIE_PHY_REG(PCIE_PHY_PLL_CTRL1(pcie_port), 0x38e4, 0xFFFF);
-+
-+ /* const sdm */
-+ IFX_PCIE_PHY_REG(PCIE_PHY_PLL_CTRL2(pcie_port), 0x00ee, 0x00FF);
-+
-+ /* pllmod */
-+ IFX_PCIE_PHY_REG(PCIE_PHY_PLL_CTRL7(pcie_port), 0x0002, 0xFFFF);
-+ IFX_PCIE_PHY_REG(PCIE_PHY_PLL_CTRL6(pcie_port), 0x3a04, 0xFFFF);
-+ IFX_PCIE_PHY_REG(PCIE_PHY_PLL_CTRL5(pcie_port), 0xfae3, 0xFFFF);
-+ IFX_PCIE_PHY_REG(PCIE_PHY_PLL_CTRL4(pcie_port), 0x1b72, 0xFFFF);
-+
-+ IFX_PCIE_PRINT(PCIE_MSG_PHY, "%s pcie_port %d exit\n", __func__, pcie_port);
-+}
-+#endif /* CONFIG_IFX_PCIE_PHY_100MHZ_MODE */
-+
-+static int\r
-+pcie_phy_wait_startup_ready(int pcie_port)\r
-+{\r
-+ int i;\r
-+\r
-+ for (i = 0; i < IFX_PCIE_PLL_TIMEOUT; i++) {\r
-+ if ((IFX_PCIE_PHY_REG16(PCIE_PHY_PLL_STATUS(pcie_port)) & 0x0040) != 0) {\r
-+ break;\r
-+ }\r
-+ udelay(10);\r
-+ }\r
-+ if (i >= IFX_PCIE_PLL_TIMEOUT) {\r
-+ printk(KERN_ERR "%s PLL Link timeout\n", __func__);\r
-+ return -1;\r
-+ }\r
-+ return 0;\r
-+}\r
-+\r
-+static void \r
-+pcie_phy_load_enable(int pcie_port, int slice) \r
-+{\r
-+ /* Set the load_en of tx/rx slice to '1' */\r
-+ switch (slice) {\r
-+ case 1:\r
-+ IFX_PCIE_PHY_REG(PCIE_PHY_TX1_CTRL1(pcie_port), 0x0010, 0x0010);\r
-+ break;\r
-+ case 2:\r
-+ IFX_PCIE_PHY_REG(PCIE_PHY_TX2_CTRL1(pcie_port), 0x0010, 0x0010);\r
-+ break;\r
-+ case 3:\r
-+ IFX_PCIE_PHY_REG(PCIE_PHY_RX1_CTRL1(pcie_port), 0x0002, 0x0002);\r
-+ break;\r
-+ }\r
-+}\r
-+\r
-+static void \r
-+pcie_phy_load_disable(int pcie_port, int slice) \r
-+{ \r
-+ /* set the load_en of tx/rx slice to '0' */ \r
-+ switch (slice) {\r
-+ case 1:\r
-+ IFX_PCIE_PHY_REG(PCIE_PHY_TX1_CTRL1(pcie_port), 0x0000, 0x0010);\r
-+ break;\r
-+ case 2:\r
-+ IFX_PCIE_PHY_REG(PCIE_PHY_TX2_CTRL1(pcie_port), 0x0000, 0x0010);\r
-+ break;\r
-+ case 3: \r
-+ IFX_PCIE_PHY_REG(PCIE_PHY_RX1_CTRL1(pcie_port), 0x0000, 0x0002);\r
-+ break;\r
-+ }\r
-+}\r
-+\r
-+static void \r
-+pcie_phy_load_war(int pcie_port)\r
-+{\r
-+ int slice;\r
-+\r
-+ for (slice = 1; slice < 4; slice++) {\r
-+ pcie_phy_load_enable(pcie_port, slice);\r
-+ udelay(1);\r
-+ pcie_phy_load_disable(pcie_port, slice);\r
-+ }\r
-+}\r
-+\r
-+static void \r
-+pcie_phy_tx2_modulation(int pcie_port)\r
-+{\r
-+ IFX_PCIE_PHY_REG(PCIE_PHY_TX2_MOD1(pcie_port), 0x1FFE, 0xFFFF);\r
-+ IFX_PCIE_PHY_REG(PCIE_PHY_TX2_MOD2(pcie_port), 0xFFFE, 0xFFFF);\r
-+ IFX_PCIE_PHY_REG(PCIE_PHY_TX2_MOD3(pcie_port), 0x0601, 0xFFFF);\r
-+ mdelay(1);\r
-+ IFX_PCIE_PHY_REG(PCIE_PHY_TX2_MOD3(pcie_port), 0x0001, 0xFFFF);\r
-+}\r
-+\r
-+static void \r
-+pcie_phy_tx1_modulation(int pcie_port)\r
-+{\r
-+ IFX_PCIE_PHY_REG(PCIE_PHY_TX1_MOD1(pcie_port), 0x1FFE, 0xFFFF);\r
-+ IFX_PCIE_PHY_REG(PCIE_PHY_TX1_MOD2(pcie_port), 0xFFFE, 0xFFFF);\r
-+ IFX_PCIE_PHY_REG(PCIE_PHY_TX1_MOD3(pcie_port), 0x0601, 0xFFFF);\r
-+ mdelay(1);\r
-+ IFX_PCIE_PHY_REG(PCIE_PHY_TX1_MOD3(pcie_port), 0x0001, 0xFFFF);\r
-+}\r
-+\r
-+static void\r
-+pcie_phy_tx_modulation_war(int pcie_port)\r
-+{\r
-+ int i;\r
-+\r
-+#define PCIE_PHY_MODULATION_NUM 5 \r
-+ for (i = 0; i < PCIE_PHY_MODULATION_NUM; i++) {\r
-+ pcie_phy_tx2_modulation(pcie_port);\r
-+ pcie_phy_tx1_modulation(pcie_port);\r
-+ }\r
-+#undef PCIE_PHY_MODULATION_NUM\r
-+}\r
-+\r
-+void
-+pcie_phy_clock_mode_setup(int pcie_port)
-+{
-+ pcie_pdi_big_endian(pcie_port);
-+
-+ /* Enable PDI to access PCIe PHY register */
-+ pcie_pdi_pmu_enable(pcie_port);
-+\r
-+ /* Configure PLL and PHY clock */\r
-+ pcie_phy_comm_setup(pcie_port);\r
-+\r
-+#ifdef CONFIG_IFX_PCIE_PHY_36MHZ_MODE
-+ pcie_phy_36mhz_mode_setup(pcie_port);
-+#elif defined(CONFIG_IFX_PCIE_PHY_36MHZ_SSC_MODE)\r
-+ pcie_phy_36mhz_ssc_mode_setup(pcie_port);\r
-+#elif defined(CONFIG_IFX_PCIE_PHY_25MHZ_MODE)
-+ pcie_phy_25mhz_mode_setup(pcie_port);
-+#elif defined (CONFIG_IFX_PCIE_PHY_100MHZ_MODE)
-+ pcie_phy_100mhz_mode_setup(pcie_port);
-+#else
-+ #error "PCIE PHY Clock Mode must be chosen first!!!!"
-+#endif /* CONFIG_IFX_PCIE_PHY_36MHZ_MODE */
-+\r
-+ /* Enable PCIe PHY and make PLL setting take effect */\r
-+ pcie_phy_pmu_enable(pcie_port);\r
-+\r
-+ /* Check if we are in startup_ready status */\r
-+ pcie_phy_wait_startup_ready(pcie_port);\r
-+\r
-+ pcie_phy_load_war(pcie_port);\r
-+\r
-+ /* Apply TX modulation workarounds */\r
-+ pcie_phy_tx_modulation_war(pcie_port);\r
-+\r
-+#ifdef IFX_PCI_PHY_REG_DUMP\r
-+ IFX_PCIE_PRINT(PCIE_MSG_PHY, "Modified PHY register dump\n");\r
-+ pcie_phy_reg_dump(pcie_port);\r
-+#endif\r
-+}\r
-+\r
---- /dev/null
-+++ b/arch/mips/pci/ifxmips_pcie_pm.c
-@@ -0,0 +1,176 @@
-+/******************************************************************************
-+**
-+** FILE NAME : ifxmips_pcie_pm.c
-+** PROJECT : IFX UEIP
-+** MODULES : PCIE Root Complex Driver
-+**
-+** DATE : 21 Dec 2009
-+** AUTHOR : Lei Chuanhua
-+** DESCRIPTION : PCIE Root Complex Driver Power Managment
-+** COPYRIGHT : Copyright (c) 2009
-+** Lantiq Deutschland GmbH
-+** Am Campeon 3, 85579 Neubiberg, Germany
-+**
-+** This program is free software; you can redistribute it and/or modify
-+** it under the terms of the GNU General Public License as published by
-+** the Free Software Foundation; either version 2 of the License, or
-+** (at your option) any later version.
-+**
-+** HISTORY
-+** $Date $Author $Comment
-+** 21 Dec,2009 Lei Chuanhua First UEIP release
-+*******************************************************************************/
-+/*!
-+ \defgroup IFX_PCIE_PM Power Management functions
-+ \ingroup IFX_PCIE
-+ \brief IFX PCIE Root Complex Driver power management functions
-+*/
-+
-+/*!
-+ \file ifxmips_pcie_pm.c
-+ \ingroup IFX_PCIE
-+ \brief source file for PCIE Root Complex Driver Power Management
-+*/
-+
-+#ifndef EXPORT_SYMTAB
-+#define EXPORT_SYMTAB
-+#endif
-+#ifndef AUTOCONF_INCLUDED
-+#include <linux/config.h>
-+#endif /* AUTOCONF_INCLUDED */
-+#include <linux/version.h>
-+#include <linux/module.h>
-+#include <linux/types.h>
-+#include <linux/kernel.h>
-+#include <asm/system.h>
-+
-+/* Project header */
-+#include <asm/ifx/ifx_types.h>
-+#include <asm/ifx/ifx_regs.h>
-+#include <asm/ifx/common_routines.h>
-+#include <asm/ifx/ifx_pmcu.h>
-+#include "ifxmips_pcie_pm.h"
-+
-+/**
-+ * \fn static IFX_PMCU_RETURN_t ifx_pcie_pmcu_state_change(IFX_PMCU_STATE_t pmcuState)
-+ * \brief the callback function to request pmcu state in the power management hardware-dependent module
-+ *
-+ * \param pmcuState This parameter is a PMCU state.
-+ *
-+ * \return IFX_PMCU_RETURN_SUCCESS Set Power State successfully
-+ * \return IFX_PMCU_RETURN_ERROR Failed to set power state.
-+ * \return IFX_PMCU_RETURN_DENIED Not allowed to operate power state
-+ * \ingroup IFX_PCIE_PM
-+ */
-+static IFX_PMCU_RETURN_t
-+ifx_pcie_pmcu_state_change(IFX_PMCU_STATE_t pmcuState)
-+{
-+ switch(pmcuState)
-+ {
-+ case IFX_PMCU_STATE_D0:
-+ return IFX_PMCU_RETURN_SUCCESS;
-+ case IFX_PMCU_STATE_D1: // Not Applicable
-+ return IFX_PMCU_RETURN_DENIED;
-+ case IFX_PMCU_STATE_D2: // Not Applicable
-+ return IFX_PMCU_RETURN_DENIED;
-+ case IFX_PMCU_STATE_D3: // Module clock gating and Power gating
-+ return IFX_PMCU_RETURN_SUCCESS;
-+ default:
-+ return IFX_PMCU_RETURN_DENIED;
-+ }
-+}
-+
-+/**
-+ * \fn static IFX_PMCU_RETURN_t ifx_pcie_pmcu_state_get(IFX_PMCU_STATE_t *pmcuState)
-+ * \brief the callback function to get pmcu state in the power management hardware-dependent module
-+
-+ * \param pmcuState Pointer to return power state.
-+ *
-+ * \return IFX_PMCU_RETURN_SUCCESS Set Power State successfully
-+ * \return IFX_PMCU_RETURN_ERROR Failed to set power state.
-+ * \return IFX_PMCU_RETURN_DENIED Not allowed to operate power state
-+ * \ingroup IFX_PCIE_PM
-+ */
-+static IFX_PMCU_RETURN_t
-+ifx_pcie_pmcu_state_get(IFX_PMCU_STATE_t *pmcuState)
-+{
-+ return IFX_PMCU_RETURN_SUCCESS;
-+}
-+
-+/**
-+ * \fn IFX_PMCU_RETURN_t ifx_pcie_pmcu_prechange(IFX_PMCU_MODULE_t pmcuModule, IFX_PMCU_STATE_t newState, IFX_PMCU_STATE_t oldState)
-+ * \brief Apply all callbacks registered to be executed before a state change for pmcuModule
-+ *
-+ * \param pmcuModule Module
-+ * \param newState New state
-+ * \param oldState Old state
-+ * \return IFX_PMCU_RETURN_SUCCESS Set Power State successfully
-+ * \return IFX_PMCU_RETURN_ERROR Failed to set power state.
-+ * \ingroup IFX_PCIE_PM
-+ */
-+static IFX_PMCU_RETURN_t
-+ifx_pcie_pmcu_prechange(IFX_PMCU_MODULE_t pmcuModule, IFX_PMCU_STATE_t newState, IFX_PMCU_STATE_t oldState)
-+{
-+ return IFX_PMCU_RETURN_SUCCESS;
-+}
-+
-+/**
-+ * \fn IFX_PMCU_RETURN_t ifx_pcie_pmcu_postchange(IFX_PMCU_MODULE_t pmcuModule, IFX_PMCU_STATE_t newState, IFX_PMCU_STATE_t oldState)
-+ * \brief Apply all callbacks registered to be executed before a state change for pmcuModule
-+ *
-+ * \param pmcuModule Module
-+ * \param newState New state
-+ * \param oldState Old state
-+ * \return IFX_PMCU_RETURN_SUCCESS Set Power State successfully
-+ * \return IFX_PMCU_RETURN_ERROR Failed to set power state.
-+ * \ingroup IFX_PCIE_PM
-+ */
-+static IFX_PMCU_RETURN_t
-+ifx_pcie_pmcu_postchange(IFX_PMCU_MODULE_t pmcuModule, IFX_PMCU_STATE_t newState, IFX_PMCU_STATE_t oldState)
-+{
-+ return IFX_PMCU_RETURN_SUCCESS;
-+}
-+
-+/**
-+ * \fn static void ifx_pcie_pmcu_init(void)
-+ * \brief Register with central PMCU module
-+ * \return none
-+ * \ingroup IFX_PCIE_PM
-+ */
-+void
-+ifx_pcie_pmcu_init(void)
-+{
-+ IFX_PMCU_REGISTER_t pmcuRegister;
-+
-+ /* XXX, hook driver context */
-+
-+ /* State function register */
-+ memset(&pmcuRegister, 0, sizeof(IFX_PMCU_REGISTER_t));
-+ pmcuRegister.pmcuModule = IFX_PMCU_MODULE_PCIE;
-+ pmcuRegister.pmcuModuleNr = 0;
-+ pmcuRegister.ifx_pmcu_state_change = ifx_pcie_pmcu_state_change;
-+ pmcuRegister.ifx_pmcu_state_get = ifx_pcie_pmcu_state_get;
-+ pmcuRegister.pre = ifx_pcie_pmcu_prechange;
-+ pmcuRegister.post= ifx_pcie_pmcu_postchange;
-+ ifx_pmcu_register(&pmcuRegister);
-+}
-+
-+/**
-+ * \fn static void ifx_pcie_pmcu_exit(void)
-+ * \brief Unregister with central PMCU module
-+ *
-+ * \return none
-+ * \ingroup IFX_PCIE_PM
-+ */
-+void
-+ifx_pcie_pmcu_exit(void)
-+{
-+ IFX_PMCU_REGISTER_t pmcuUnRegister;
-+
-+ /* XXX, hook driver context */
-+
-+ pmcuUnRegister.pmcuModule = IFX_PMCU_MODULE_PCIE;
-+ pmcuUnRegister.pmcuModuleNr = 0;
-+ ifx_pmcu_unregister(&pmcuUnRegister);
-+}
-+
---- /dev/null
-+++ b/arch/mips/pci/ifxmips_pcie_pm.h
-@@ -0,0 +1,36 @@
-+/******************************************************************************
-+**
-+** FILE NAME : ifxmips_pcie_pm.h
-+** PROJECT : IFX UEIP
-+** MODULES : PCIe Root Complex Driver
-+**
-+** DATE : 21 Dec 2009
-+** AUTHOR : Lei Chuanhua
-+** DESCRIPTION : PCIe Root Complex Driver Power Managment
-+** COPYRIGHT : Copyright (c) 2009
-+** Lantiq Deutschland GmbH
-+** Am Campeon 3, 85579 Neubiberg, Germany
-+**
-+** This program is free software; you can redistribute it and/or modify
-+** it under the terms of the GNU General Public License as published by
-+** the Free Software Foundation; either version 2 of the License, or
-+** (at your option) any later version.
-+**
-+** HISTORY
-+** $Date $Author $Comment
-+** 21 Dec,2009 Lei Chuanhua First UEIP release
-+*******************************************************************************/
-+/*!
-+ \file ifxmips_pcie_pm.h
-+ \ingroup IFX_PCIE
-+ \brief header file for PCIe Root Complex Driver Power Management
-+*/
-+
-+#ifndef IFXMIPS_PCIE_PM_H
-+#define IFXMIPS_PCIE_PM_H
-+
-+void ifx_pcie_pmcu_init(void);
-+void ifx_pcie_pmcu_exit(void);
-+
-+#endif /* IFXMIPS_PCIE_PM_H */
-+
---- /dev/null
-+++ b/arch/mips/pci/ifxmips_pcie_reg.h
-@@ -0,0 +1,1001 @@
-+/******************************************************************************
-+**
-+** FILE NAME : ifxmips_pcie_reg.h
-+** PROJECT : IFX UEIP for VRX200
-+** MODULES : PCIe module
-+**
-+** DATE : 02 Mar 2009
-+** AUTHOR : Lei Chuanhua
-+** DESCRIPTION : PCIe Root Complex Driver
-+** COPYRIGHT : Copyright (c) 2009
-+** Infineon Technologies AG
-+** Am Campeon 1-12, 85579 Neubiberg, Germany
-+**
-+** This program is free software; you can redistribute it and/or modify
-+** it under the terms of the GNU General Public License as published by
-+** the Free Software Foundation; either version 2 of the License, or
-+** (at your option) any later version.
-+** HISTORY
-+** $Version $Date $Author $Comment
-+** 0.0.1 17 Mar,2009 Lei Chuanhua Initial version
-+*******************************************************************************/
-+#ifndef IFXMIPS_PCIE_REG_H
-+#define IFXMIPS_PCIE_REG_H
-+/*!
-+ \file ifxmips_pcie_reg.h
-+ \ingroup IFX_PCIE
-+ \brief header file for PCIe module register definition
-+*/
-+/* PCIe Address Mapping Base */
-+#define PCIE_CFG_PHY_BASE 0x1D000000UL
-+#define PCIE_CFG_BASE (KSEG1 + PCIE_CFG_PHY_BASE)
-+#define PCIE_CFG_SIZE (8 * 1024 * 1024)
-+
-+#define PCIE_MEM_PHY_BASE 0x1C000000UL
-+#define PCIE_MEM_BASE (KSEG1 + PCIE_MEM_PHY_BASE)
-+#define PCIE_MEM_SIZE (16 * 1024 * 1024)
-+#define PCIE_MEM_PHY_END (PCIE_MEM_PHY_BASE + PCIE_MEM_SIZE - 1)
-+
-+#define PCIE_IO_PHY_BASE 0x1D800000UL
-+#define PCIE_IO_BASE (KSEG1 + PCIE_IO_PHY_BASE)
-+#define PCIE_IO_SIZE (1 * 1024 * 1024)
-+#define PCIE_IO_PHY_END (PCIE_IO_PHY_BASE + PCIE_IO_SIZE - 1)
-+
-+#define PCIE_RC_CFG_BASE (KSEG1 + 0x1D900000)
-+#define PCIE_APP_LOGIC_REG (KSEG1 + 0x1E100900)
-+#define PCIE_MSI_PHY_BASE 0x1F600000UL
-+
-+#define PCIE_PDI_PHY_BASE 0x1F106800UL
-+#define PCIE_PDI_BASE (KSEG1 + PCIE_PDI_PHY_BASE)
-+#define PCIE_PDI_SIZE 0x400
-+
-+#define PCIE1_CFG_PHY_BASE 0x19000000UL
-+#define PCIE1_CFG_BASE (KSEG1 + PCIE1_CFG_PHY_BASE)
-+#define PCIE1_CFG_SIZE (8 * 1024 * 1024)
-+
-+#define PCIE1_MEM_PHY_BASE 0x18000000UL
-+#define PCIE1_MEM_BASE (KSEG1 + PCIE1_MEM_PHY_BASE)
-+#define PCIE1_MEM_SIZE (16 * 1024 * 1024)
-+#define PCIE1_MEM_PHY_END (PCIE1_MEM_PHY_BASE + PCIE1_MEM_SIZE - 1)
-+
-+#define PCIE1_IO_PHY_BASE 0x19800000UL
-+#define PCIE1_IO_BASE (KSEG1 + PCIE1_IO_PHY_BASE)
-+#define PCIE1_IO_SIZE (1 * 1024 * 1024)
-+#define PCIE1_IO_PHY_END (PCIE1_IO_PHY_BASE + PCIE1_IO_SIZE - 1)
-+
-+#define PCIE1_RC_CFG_BASE (KSEG1 + 0x19900000)
-+#define PCIE1_APP_LOGIC_REG (KSEG1 + 0x1E100700)
-+#define PCIE1_MSI_PHY_BASE 0x1F400000UL
-+
-+#define PCIE1_PDI_PHY_BASE 0x1F700400UL
-+#define PCIE1_PDI_BASE (KSEG1 + PCIE1_PDI_PHY_BASE)
-+#define PCIE1_PDI_SIZE 0x400
-+
-+#define PCIE_CFG_PORT_TO_BASE(X) ((X) > 0 ? (PCIE1_CFG_BASE) : (PCIE_CFG_BASE))
-+#define PCIE_MEM_PORT_TO_BASE(X) ((X) > 0 ? (PCIE1_MEM_BASE) : (PCIE_MEM_BASE))
-+#define PCIE_IO_PORT_TO_BASE(X) ((X) > 0 ? (PCIE1_IO_BASE) : (PCIE_IO_BASE))
-+#define PCIE_MEM_PHY_PORT_TO_BASE(X) ((X) > 0 ? (PCIE1_MEM_PHY_BASE) : (PCIE_MEM_PHY_BASE))
-+#define PCIE_MEM_PHY_PORT_TO_END(X) ((X) > 0 ? (PCIE1_MEM_PHY_END) : (PCIE_MEM_PHY_END))
-+#define PCIE_IO_PHY_PORT_TO_BASE(X) ((X) > 0 ? (PCIE1_IO_PHY_BASE) : (PCIE_IO_PHY_BASE))
-+#define PCIE_IO_PHY_PORT_TO_END(X) ((X) > 0 ? (PCIE1_IO_PHY_END) : (PCIE_IO_PHY_END))
-+#define PCIE_APP_PORT_TO_BASE(X) ((X) > 0 ? (PCIE1_APP_LOGIC_REG) : (PCIE_APP_LOGIC_REG))
-+#define PCIE_RC_PORT_TO_BASE(X) ((X) > 0 ? (PCIE1_RC_CFG_BASE) : (PCIE_RC_CFG_BASE))
-+#define PCIE_PHY_PORT_TO_BASE(X) ((X) > 0 ? (PCIE1_PDI_BASE) : (PCIE_PDI_BASE))
-+
-+/* PCIe Application Logic Register */
-+/* RC Core Control Register */
-+#define PCIE_RC_CCR(X) (volatile u32*)(PCIE_APP_PORT_TO_BASE(X) + 0x10)
-+/* This should be enabled after initializing configuratin registers
-+ * Also should check link status retraining bit
-+ */
-+#define PCIE_RC_CCR_LTSSM_ENABLE 0x00000001 /* Enable LTSSM to continue link establishment */
-+
-+/* RC Core Debug Register */
-+#define PCIE_RC_DR(X) (volatile u32*)(PCIE_APP_PORT_TO_BASE(X) + 0x14)
-+#define PCIE_RC_DR_DLL_UP 0x00000001 /* Data Link Layer Up */
-+#define PCIE_RC_DR_CURRENT_POWER_STATE 0x0000000E /* Current Power State */
-+#define PCIE_RC_DR_CURRENT_POWER_STATE_S 1
-+#define PCIE_RC_DR_CURRENT_LTSSM_STATE 0x000001F0 /* Current LTSSM State */
-+#define PCIE_RC_DR_CURRENT_LTSSM_STATE_S 4
-+
-+#define PCIE_RC_DR_PM_DEV_STATE 0x00000E00 /* Power Management D-State */
-+#define PCIE_RC_DR_PM_DEV_STATE_S 9
-+
-+#define PCIE_RC_DR_PM_ENABLED 0x00001000 /* Power Management State from PMU */
-+#define PCIE_RC_DR_PME_EVENT_ENABLED 0x00002000 /* Power Management Event Enable State */
-+#define PCIE_RC_DR_AUX_POWER_ENABLED 0x00004000 /* Auxiliary Power Enable */
-+
-+/* Current Power State Definition */
-+enum {
-+ PCIE_RC_DR_D0 = 0,
-+ PCIE_RC_DR_D1, /* Not supported */
-+ PCIE_RC_DR_D2, /* Not supported */
-+ PCIE_RC_DR_D3,
-+ PCIE_RC_DR_UN,
-+};
-+
-+/* PHY Link Status Register */
-+#define PCIE_PHY_SR(X) (volatile u32*)(PCIE_APP_PORT_TO_BASE(X) + 0x18)
-+#define PCIE_PHY_SR_PHY_LINK_UP 0x00000001 /* PHY Link Up/Down Indicator */
-+
-+/* Electromechanical Control Register */
-+#define PCIE_EM_CR(X) (volatile u32*)(PCIE_APP_PORT_TO_BASE(X) + 0x1C)
-+#define PCIE_EM_CR_CARD_IS_PRESENT 0x00000001 /* Card Presence Detect State */
-+#define PCIE_EM_CR_MRL_OPEN 0x00000002 /* MRL Sensor State */
-+#define PCIE_EM_CR_POWER_FAULT_SET 0x00000004 /* Power Fault Detected */
-+#define PCIE_EM_CR_MRL_SENSOR_SET 0x00000008 /* MRL Sensor Changed */
-+#define PCIE_EM_CR_PRESENT_DETECT_SET 0x00000010 /* Card Presense Detect Changed */
-+#define PCIE_EM_CR_CMD_CPL_INT_SET 0x00000020 /* Command Complete Interrupt */
-+#define PCIE_EM_CR_SYS_INTERLOCK_SET 0x00000040 /* System Electromechanical IterLock Engaged */
-+#define PCIE_EM_CR_ATTENTION_BUTTON_SET 0x00000080 /* Attention Button Pressed */
-+
-+/* Interrupt Status Register */
-+#define PCIE_IR_SR(X) (volatile u32*)(PCIE_APP_PORT_TO_BASE(X) + 0x20)
-+#define PCIE_IR_SR_PME_CAUSE_MSI 0x00000002 /* MSI caused by PME */
-+#define PCIE_IR_SR_HP_PME_WAKE_GEN 0x00000004 /* Hotplug PME Wake Generation */
-+#define PCIE_IR_SR_HP_MSI 0x00000008 /* Hotplug MSI */
-+#define PCIE_IR_SR_AHB_LU_ERR 0x00000030 /* AHB Bridge Lookup Error Signals */
-+#define PCIE_IR_SR_AHB_LU_ERR_S 4
-+#define PCIE_IR_SR_INT_MSG_NUM 0x00003E00 /* Interrupt Message Number */
-+#define PCIE_IR_SR_INT_MSG_NUM_S 9
-+#define PCIE_IR_SR_AER_INT_MSG_NUM 0xF8000000 /* Advanced Error Interrupt Message Number */
-+#define PCIE_IR_SR_AER_INT_MSG_NUM_S 27
-+
-+/* Message Control Register */
-+#define PCIE_MSG_CR(X) (volatile u32*)(PCIE_APP_PORT_TO_BASE(X) + 0x30)
-+#define PCIE_MSG_CR_GEN_PME_TURN_OFF_MSG 0x00000001 /* Generate PME Turn Off Message */
-+#define PCIE_MSG_CR_GEN_UNLOCK_MSG 0x00000002 /* Generate Unlock Message */
-+
-+#define PCIE_VDM_DR(X) (volatile u32*)(PCIE_APP_PORT_TO_BASE(X) + 0x34)
-+
-+/* Vendor-Defined Message Requester ID Register */
-+#define PCIE_VDM_RID(X) (PCIE_APP_PORT_TO_BASE (X) + 0x38)
-+#define PCIE_VDM_RID_VENROR_MSG_REQ_ID 0x0000FFFF
-+#define PCIE_VDM_RID_VDMRID_S 0
-+
-+/* ASPM Control Register */
-+#define PCIE_ASPM_CR(X) (volatile u32*)(PCIE_APP_PORT_TO_BASE(X) + 0x40)
-+#define PCIE_ASPM_CR_HOT_RST 0x00000001 /* Hot Reset Request to the downstream device */
-+#define PCIE_ASPM_CR_REQ_EXIT_L1 0x00000002 /* Request to Exit L1 */
-+#define PCIE_ASPM_CR_REQ_ENTER_L1 0x00000004 /* Request to Enter L1 */
-+
-+/* Vendor Message DW0 Register */
-+#define PCIE_VM_MSG_DW0(X) (volatile u32*)(PCIE_APP_PORT_TO_BASE(X) + 0x50)
-+#define PCIE_VM_MSG_DW0_TYPE 0x0000001F /* Message type */
-+#define PCIE_VM_MSG_DW0_TYPE_S 0
-+#define PCIE_VM_MSG_DW0_FORMAT 0x00000060 /* Format */
-+#define PCIE_VM_MSG_DW0_FORMAT_S 5
-+#define PCIE_VM_MSG_DW0_TC 0x00007000 /* Traffic Class */
-+#define PCIE_VM_MSG_DW0_TC_S 12
-+#define PCIE_VM_MSG_DW0_ATTR 0x000C0000 /* Atrributes */
-+#define PCIE_VM_MSG_DW0_ATTR_S 18
-+#define PCIE_VM_MSG_DW0_EP_TLP 0x00100000 /* Poisoned TLP */
-+#define PCIE_VM_MSG_DW0_TD 0x00200000 /* TLP Digest */
-+#define PCIE_VM_MSG_DW0_LEN 0xFFC00000 /* Length */
-+#define PCIE_VM_MSG_DW0_LEN_S 22
-+
-+/* Format Definition */
-+enum {
-+ PCIE_VM_MSG_FORMAT_00 = 0, /* 3DW Hdr, no data*/
-+ PCIE_VM_MSG_FORMAT_01, /* 4DW Hdr, no data */
-+ PCIE_VM_MSG_FORMAT_10, /* 3DW Hdr, with data */
-+ PCIE_VM_MSG_FORMAT_11, /* 4DW Hdr, with data */
-+};
-+
-+/* Traffic Class Definition */
-+enum {
-+ PCIE_VM_MSG_TC0 = 0,
-+ PCIE_VM_MSG_TC1,
-+ PCIE_VM_MSG_TC2,
-+ PCIE_VM_MSG_TC3,
-+ PCIE_VM_MSG_TC4,
-+ PCIE_VM_MSG_TC5,
-+ PCIE_VM_MSG_TC6,
-+ PCIE_VM_MSG_TC7,
-+};
-+
-+/* Attributes Definition */
-+enum {
-+ PCIE_VM_MSG_ATTR_00 = 0, /* RO and No Snoop cleared */
-+ PCIE_VM_MSG_ATTR_01, /* RO cleared , No Snoop set */
-+ PCIE_VM_MSG_ATTR_10, /* RO set, No Snoop cleared*/
-+ PCIE_VM_MSG_ATTR_11, /* RO and No Snoop set */
-+};
-+
-+/* Payload Size Definition */
-+#define PCIE_VM_MSG_LEN_MIN 0
-+#define PCIE_VM_MSG_LEN_MAX 1024
-+
-+/* Vendor Message DW1 Register */
-+#define PCIE_VM_MSG_DW1(X) (volatile u32*)(PCIE_APP_PORT_TO_BASE(X) + 0x54)
-+#define PCIE_VM_MSG_DW1_FUNC_NUM 0x00000070 /* Function Number */
-+#define PCIE_VM_MSG_DW1_FUNC_NUM_S 8
-+#define PCIE_VM_MSG_DW1_CODE 0x00FF0000 /* Message Code */
-+#define PCIE_VM_MSG_DW1_CODE_S 16
-+#define PCIE_VM_MSG_DW1_TAG 0xFF000000 /* Tag */
-+#define PCIE_VM_MSG_DW1_TAG_S 24
-+
-+#define PCIE_VM_MSG_DW2(X) (volatile u32*)(PCIE_APP_PORT_TO_BASE(X) + 0x58)
-+#define PCIE_VM_MSG_DW3(X) (volatile u32*)(PCIE_APP_PORT_TO_BASE(X) + 0x5C)
-+
-+/* Vendor Message Request Register */
-+#define PCIE_VM_MSG_REQR(X) (volatile u32*)(PCIE_APP_PORT_TO_BASE(X) + 0x60)
-+#define PCIE_VM_MSG_REQR_REQ 0x00000001 /* Vendor Message Request */
-+
-+
-+/* AHB Slave Side Band Control Register */
-+#define PCIE_AHB_SSB(X) (volatile u32*)(PCIE_APP_PORT_TO_BASE(X) + 0x70)
-+#define PCIE_AHB_SSB_REQ_BCM 0x00000001 /* Slave Reques BCM filed */
-+#define PCIE_AHB_SSB_REQ_EP 0x00000002 /* Slave Reques EP filed */
-+#define PCIE_AHB_SSB_REQ_TD 0x00000004 /* Slave Reques TD filed */
-+#define PCIE_AHB_SSB_REQ_ATTR 0x00000018 /* Slave Reques Attribute number */
-+#define PCIE_AHB_SSB_REQ_ATTR_S 3
-+#define PCIE_AHB_SSB_REQ_TC 0x000000E0 /* Slave Request TC Field */
-+#define PCIE_AHB_SSB_REQ_TC_S 5
-+
-+/* AHB Master SideBand Ctrl Register */
-+#define PCIE_AHB_MSB(X) (volatile u32*)(PCIE_APP_PORT_TO_BASE(X) + 0x74)
-+#define PCIE_AHB_MSB_RESP_ATTR 0x00000003 /* Master Response Attribute number */
-+#define PCIE_AHB_MSB_RESP_ATTR_S 0
-+#define PCIE_AHB_MSB_RESP_BAD_EOT 0x00000004 /* Master Response Badeot filed */
-+#define PCIE_AHB_MSB_RESP_BCM 0x00000008 /* Master Response BCM filed */
-+#define PCIE_AHB_MSB_RESP_EP 0x00000010 /* Master Response EP filed */
-+#define PCIE_AHB_MSB_RESP_TD 0x00000020 /* Master Response TD filed */
-+#define PCIE_AHB_MSB_RESP_FUN_NUM 0x000003C0 /* Master Response Function number */
-+#define PCIE_AHB_MSB_RESP_FUN_NUM_S 6
-+
-+/* AHB Control Register, fixed bus enumeration exception */
-+#define PCIE_AHB_CTRL(X) (volatile u32*)(PCIE_APP_PORT_TO_BASE(X) + 0x78)
-+#define PCIE_AHB_CTRL_BUS_ERROR_SUPPRESS 0x00000001
-+
-+/* Interrupt Enalbe Register */
-+#define PCIE_IRNEN(X) (volatile u32*)(PCIE_APP_PORT_TO_BASE(X) + 0xF4)
-+#define PCIE_IRNCR(X) (volatile u32*)(PCIE_APP_PORT_TO_BASE(X) + 0xF8)
-+#define PCIE_IRNICR(X) (volatile u32*)(PCIE_APP_PORT_TO_BASE(X) + 0xFC)
-+
-+/* PCIe interrupt enable/control/capture register definition */
-+#define PCIE_IRN_AER_REPORT 0x00000001 /* AER Interrupt */
-+#define PCIE_IRN_AER_MSIX 0x00000002 /* Advanced Error MSI-X Interrupt */
-+#define PCIE_IRN_PME 0x00000004 /* PME Interrupt */
-+#define PCIE_IRN_HOTPLUG 0x00000008 /* Hotplug Interrupt */
-+#define PCIE_IRN_RX_VDM_MSG 0x00000010 /* Vendor-Defined Message Interrupt */
-+#define PCIE_IRN_RX_CORRECTABLE_ERR_MSG 0x00000020 /* Correctable Error Message Interrupt */
-+#define PCIE_IRN_RX_NON_FATAL_ERR_MSG 0x00000040 /* Non-fatal Error Message */
-+#define PCIE_IRN_RX_FATAL_ERR_MSG 0x00000080 /* Fatal Error Message */
-+#define PCIE_IRN_RX_PME_MSG 0x00000100 /* PME Message Interrupt */
-+#define PCIE_IRN_RX_PME_TURNOFF_ACK 0x00000200 /* PME Turnoff Ack Message Interrupt */
-+#define PCIE_IRN_AHB_BR_FATAL_ERR 0x00000400 /* AHB Fatal Error Interrupt */
-+#define PCIE_IRN_LINK_AUTO_BW_STATUS 0x00000800 /* Link Auto Bandwidth Status Interrupt */
-+#define PCIE_IRN_BW_MGT 0x00001000 /* Bandwidth Managment Interrupt */
-+#define PCIE_IRN_INTA 0x00002000 /* INTA */
-+#define PCIE_IRN_INTB 0x00004000 /* INTB */
-+#define PCIE_IRN_INTC 0x00008000 /* INTC */
-+#define PCIE_IRN_INTD 0x00010000 /* INTD */
-+#define PCIE_IRN_WAKEUP 0x00020000 /* Wake up Interrupt */
-+
-+#define PCIE_RC_CORE_COMBINED_INT (PCIE_IRN_AER_REPORT | PCIE_IRN_AER_MSIX | PCIE_IRN_PME | \
-+ PCIE_IRN_HOTPLUG | PCIE_IRN_RX_VDM_MSG | PCIE_IRN_RX_CORRECTABLE_ERR_MSG |\
-+ PCIE_IRN_RX_NON_FATAL_ERR_MSG | PCIE_IRN_RX_FATAL_ERR_MSG | \
-+ PCIE_IRN_RX_PME_MSG | PCIE_IRN_RX_PME_TURNOFF_ACK | PCIE_IRN_AHB_BR_FATAL_ERR | \
-+ PCIE_IRN_LINK_AUTO_BW_STATUS | PCIE_IRN_BW_MGT)
-+/* PCIe RC Configuration Register */
-+#define PCIE_VDID(X) (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x00)
-+
-+/* Bit definition from pci_reg.h */
-+#define PCIE_PCICMDSTS(X) (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x04)
-+#define PCIE_CCRID(X) (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x08)
-+#define PCIE_CLSLTHTBR(X) (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x0C) /* EP only */
-+/* BAR0, BAR1,Only necessary if the bridges implements a device-specific register set or memory buffer */
-+#define PCIE_BAR0(X) (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x10) /* Not used*/
-+#define PCIE_BAR1(X) (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x14) /* Not used */
-+
-+#define PCIE_BNR(X) (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x18) /* Mandatory */
-+/* Bus Number Register bits */
-+#define PCIE_BNR_PRIMARY_BUS_NUM 0x000000FF
-+#define PCIE_BNR_PRIMARY_BUS_NUM_S 0
-+#define PCIE_PNR_SECONDARY_BUS_NUM 0x0000FF00
-+#define PCIE_PNR_SECONDARY_BUS_NUM_S 8
-+#define PCIE_PNR_SUB_BUS_NUM 0x00FF0000
-+#define PCIE_PNR_SUB_BUS_NUM_S 16
-+
-+/* IO Base/Limit Register bits */
-+#define PCIE_IOBLSECS(X) (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x1C) /* RC only */
-+#define PCIE_IOBLSECS_32BIT_IO_ADDR 0x00000001
-+#define PCIE_IOBLSECS_IO_BASE_ADDR 0x000000F0
-+#define PCIE_IOBLSECS_IO_BASE_ADDR_S 4
-+#define PCIE_IOBLSECS_32BIT_IOLIMT 0x00000100
-+#define PCIE_IOBLSECS_IO_LIMIT_ADDR 0x0000F000
-+#define PCIE_IOBLSECS_IO_LIMIT_ADDR_S 12
-+
-+/* Non-prefetchable Memory Base/Limit Register bit */
-+#define PCIE_MBML(X) (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x20) /* RC only */
-+#define PCIE_MBML_MEM_BASE_ADDR 0x0000FFF0
-+#define PCIE_MBML_MEM_BASE_ADDR_S 4
-+#define PCIE_MBML_MEM_LIMIT_ADDR 0xFFF00000
-+#define PCIE_MBML_MEM_LIMIT_ADDR_S 20
-+
-+/* Prefetchable Memory Base/Limit Register bit */
-+#define PCIE_PMBL(X) (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x24) /* RC only */
-+#define PCIE_PMBL_64BIT_ADDR 0x00000001
-+#define PCIE_PMBL_UPPER_12BIT 0x0000FFF0
-+#define PCIE_PMBL_UPPER_12BIT_S 4
-+#define PCIE_PMBL_E64MA 0x00010000
-+#define PCIE_PMBL_END_ADDR 0xFFF00000
-+#define PCIE_PMBL_END_ADDR_S 20
-+#define PCIE_PMBU32(X) (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x28) /* RC only */
-+#define PCIE_PMLU32(X) (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x2C) /* RC only */
-+
-+/* I/O Base/Limit Upper 16 bits register */
-+#define PCIE_IO_BANDL(X) (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x30) /* RC only */
-+#define PCIE_IO_BANDL_UPPER_16BIT_IO_BASE 0x0000FFFF
-+#define PCIE_IO_BANDL_UPPER_16BIT_IO_BASE_S 0
-+#define PCIE_IO_BANDL_UPPER_16BIT_IO_LIMIT 0xFFFF0000
-+#define PCIE_IO_BANDL_UPPER_16BIT_IO_LIMIT_S 16
-+
-+#define PCIE_CPR(X) (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x34)
-+#define PCIE_EBBAR(X) (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x38)
-+
-+/* Interrupt and Secondary Bridge Control Register */
-+#define PCIE_INTRBCTRL(X) (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x3C)
-+
-+#define PCIE_INTRBCTRL_INT_LINE 0x000000FF
-+#define PCIE_INTRBCTRL_INT_LINE_S 0
-+#define PCIE_INTRBCTRL_INT_PIN 0x0000FF00
-+#define PCIE_INTRBCTRL_INT_PIN_S 8
-+#define PCIE_INTRBCTRL_PARITY_ERR_RESP_ENABLE 0x00010000 /* #PERR */
-+#define PCIE_INTRBCTRL_SERR_ENABLE 0x00020000 /* #SERR */
-+#define PCIE_INTRBCTRL_ISA_ENABLE 0x00040000 /* ISA enable, IO 64KB only */
-+#define PCIE_INTRBCTRL_VGA_ENABLE 0x00080000 /* VGA enable */
-+#define PCIE_INTRBCTRL_VGA_16BIT_DECODE 0x00100000 /* VGA 16bit decode */
-+#define PCIE_INTRBCTRL_RST_SECONDARY_BUS 0x00400000 /* Secondary bus rest, hot rest, 1ms */
-+/* Others are read only */
-+enum {
-+ PCIE_INTRBCTRL_INT_NON = 0,
-+ PCIE_INTRBCTRL_INTA,
-+ PCIE_INTRBCTRL_INTB,
-+ PCIE_INTRBCTRL_INTC,
-+ PCIE_INTRBCTRL_INTD,
-+};
-+
-+#define PCIE_PM_CAPR(X) (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x40)
-+
-+/* Power Management Control and Status Register */
-+#define PCIE_PM_CSR(X) (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x44)
-+
-+#define PCIE_PM_CSR_POWER_STATE 0x00000003 /* Power State */
-+#define PCIE_PM_CSR_POWER_STATE_S 0
-+#define PCIE_PM_CSR_SW_RST 0x00000008 /* Soft Reset Enabled */
-+#define PCIE_PM_CSR_PME_ENABLE 0x00000100 /* PME Enable */
-+#define PCIE_PM_CSR_PME_STATUS 0x00008000 /* PME status */
-+
-+/* MSI Capability Register for EP */
-+#define PCIE_MCAPR(X) (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x50)
-+
-+#define PCIE_MCAPR_MSI_CAP_ID 0x000000FF /* MSI Capability ID */
-+#define PCIE_MCAPR_MSI_CAP_ID_S 0
-+#define PCIE_MCAPR_MSI_NEXT_CAP_PTR 0x0000FF00 /* Next Capability Pointer */
-+#define PCIE_MCAPR_MSI_NEXT_CAP_PTR_S 8
-+#define PCIE_MCAPR_MSI_ENABLE 0x00010000 /* MSI Enable */
-+#define PCIE_MCAPR_MULTI_MSG_CAP 0x000E0000 /* Multiple Message Capable */
-+#define PCIE_MCAPR_MULTI_MSG_CAP_S 17
-+#define PCIE_MCAPR_MULTI_MSG_ENABLE 0x00700000 /* Multiple Message Enable */
-+#define PCIE_MCAPR_MULTI_MSG_ENABLE_S 20
-+#define PCIE_MCAPR_ADDR64_CAP 0X00800000 /* 64-bit Address Capable */
-+
-+/* MSI Message Address Register */
-+#define PCIE_MA(X) (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x54)
-+
-+#define PCIE_MA_ADDR_MASK 0xFFFFFFFC /* Message Address */
-+
-+/* MSI Message Upper Address Register */
-+#define PCIE_MUA(X) (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x58)
-+
-+/* MSI Message Data Register */
-+#define PCIE_MD(X) (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x5C)
-+
-+#define PCIE_MD_DATA 0x0000FFFF /* Message Data */
-+#define PCIE_MD_DATA_S 0
-+
-+/* PCI Express Capability Register */
-+#define PCIE_XCAP(X) (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x70)
-+
-+#define PCIE_XCAP_ID 0x000000FF /* PCI Express Capability ID */
-+#define PCIE_XCAP_ID_S 0
-+#define PCIE_XCAP_NEXT_CAP 0x0000FF00 /* Next Capability Pointer */
-+#define PCIE_XCAP_NEXT_CAP_S 8
-+#define PCIE_XCAP_VER 0x000F0000 /* PCI Express Capability Version */
-+#define PCIE_XCAP_VER_S 16
-+#define PCIE_XCAP_DEV_PORT_TYPE 0x00F00000 /* Device Port Type */
-+#define PCIE_XCAP_DEV_PORT_TYPE_S 20
-+#define PCIE_XCAP_SLOT_IMPLEMENTED 0x01000000 /* Slot Implemented */
-+#define PCIE_XCAP_MSG_INT_NUM 0x3E000000 /* Interrupt Message Number */
-+#define PCIE_XCAP_MSG_INT_NUM_S 25
-+
-+/* Device Capability Register */
-+#define PCIE_DCAP(X) (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x74)
-+
-+#define PCIE_DCAP_MAX_PAYLOAD_SIZE 0x00000007 /* Max Payload size */
-+#define PCIE_DCAP_MAX_PAYLOAD_SIZE_S 0
-+#define PCIE_DCAP_PHANTOM_FUNC 0x00000018 /* Phanton Function, not supported */
-+#define PCIE_DCAP_PHANTOM_FUNC_S 3
-+#define PCIE_DCAP_EXT_TAG 0x00000020 /* Extended Tag Field */
-+#define PCIE_DCAP_EP_L0S_LATENCY 0x000001C0 /* EP L0s latency only */
-+#define PCIE_DCAP_EP_L0S_LATENCY_S 6
-+#define PCIE_DCAP_EP_L1_LATENCY 0x00000E00 /* EP L1 latency only */
-+#define PCIE_DCAP_EP_L1_LATENCY_S 9
-+#define PCIE_DCAP_ROLE_BASE_ERR_REPORT 0x00008000 /* Role Based ERR */
-+
-+/* Maximum payload size supported */
-+enum {
-+ PCIE_MAX_PAYLOAD_128 = 0,
-+ PCIE_MAX_PAYLOAD_256,
-+ PCIE_MAX_PAYLOAD_512,
-+ PCIE_MAX_PAYLOAD_1024,
-+ PCIE_MAX_PAYLOAD_2048,
-+ PCIE_MAX_PAYLOAD_4096,
-+};
-+
-+/* Device Control and Status Register */
-+#define PCIE_DCTLSTS(X) (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x78)
-+
-+#define PCIE_DCTLSTS_CORRECTABLE_ERR_EN 0x00000001 /* COR-ERR */
-+#define PCIE_DCTLSTS_NONFATAL_ERR_EN 0x00000002 /* Non-fatal ERR */
-+#define PCIE_DCTLSTS_FATAL_ERR_EN 0x00000004 /* Fatal ERR */
-+#define PCIE_DCTLSYS_UR_REQ_EN 0x00000008 /* UR ERR */
-+#define PCIE_DCTLSTS_RELAXED_ORDERING_EN 0x00000010 /* Enable relaxing ordering */
-+#define PCIE_DCTLSTS_MAX_PAYLOAD_SIZE 0x000000E0 /* Max payload mask */
-+#define PCIE_DCTLSTS_MAX_PAYLOAD_SIZE_S 5
-+#define PCIE_DCTLSTS_EXT_TAG_EN 0x00000100 /* Extended tag field */
-+#define PCIE_DCTLSTS_PHANTOM_FUNC_EN 0x00000200 /* Phantom Function Enable */
-+#define PCIE_DCTLSTS_AUX_PM_EN 0x00000400 /* AUX Power PM Enable */
-+#define PCIE_DCTLSTS_NO_SNOOP_EN 0x00000800 /* Enable no snoop, except root port*/
-+#define PCIE_DCTLSTS_MAX_READ_SIZE 0x00007000 /* Max Read Request size*/
-+#define PCIE_DCTLSTS_MAX_READ_SIZE_S 12
-+#define PCIE_DCTLSTS_CORRECTABLE_ERR 0x00010000 /* COR-ERR Detected */
-+#define PCIE_DCTLSTS_NONFATAL_ERR 0x00020000 /* Non-Fatal ERR Detected */
-+#define PCIE_DCTLSTS_FATAL_ER 0x00040000 /* Fatal ERR Detected */
-+#define PCIE_DCTLSTS_UNSUPPORTED_REQ 0x00080000 /* UR Detected */
-+#define PCIE_DCTLSTS_AUX_POWER 0x00100000 /* Aux Power Detected */
-+#define PCIE_DCTLSTS_TRANSACT_PENDING 0x00200000 /* Transaction pending */
-+
-+#define PCIE_DCTLSTS_ERR_EN (PCIE_DCTLSTS_CORRECTABLE_ERR_EN | \
-+ PCIE_DCTLSTS_NONFATAL_ERR_EN | PCIE_DCTLSTS_FATAL_ERR_EN | \
-+ PCIE_DCTLSYS_UR_REQ_EN)
-+
-+/* Link Capability Register */
-+#define PCIE_LCAP(X) (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x7C)
-+#define PCIE_LCAP_MAX_LINK_SPEED 0x0000000F /* Max link speed, 0x1 by default */
-+#define PCIE_LCAP_MAX_LINK_SPEED_S 0
-+#define PCIE_LCAP_MAX_LENGTH_WIDTH 0x000003F0 /* Maxium Length Width */
-+#define PCIE_LCAP_MAX_LENGTH_WIDTH_S 4
-+#define PCIE_LCAP_ASPM_LEVEL 0x00000C00 /* Active State Link PM Support */
-+#define PCIE_LCAP_ASPM_LEVEL_S 10
-+#define PCIE_LCAP_L0S_EIXT_LATENCY 0x00007000 /* L0s Exit Latency */
-+#define PCIE_LCAP_L0S_EIXT_LATENCY_S 12
-+#define PCIE_LCAP_L1_EXIT_LATENCY 0x00038000 /* L1 Exit Latency */
-+#define PCIE_LCAP_L1_EXIT_LATENCY_S 15
-+#define PCIE_LCAP_CLK_PM 0x00040000 /* Clock Power Management */
-+#define PCIE_LCAP_SDER 0x00080000 /* Surprise Down Error Reporting */
-+#define PCIE_LCAP_DLL_ACTIVE_REPROT 0x00100000 /* Data Link Layer Active Reporting Capable */
-+#define PCIE_LCAP_PORT_NUM 0xFF0000000 /* Port number */
-+#define PCIE_LCAP_PORT_NUM_S 24
-+
-+/* Maximum Length width definition */
-+#define PCIE_MAX_LENGTH_WIDTH_RES 0x00
-+#define PCIE_MAX_LENGTH_WIDTH_X1 0x01 /* Default */
-+#define PCIE_MAX_LENGTH_WIDTH_X2 0x02
-+#define PCIE_MAX_LENGTH_WIDTH_X4 0x04
-+#define PCIE_MAX_LENGTH_WIDTH_X8 0x08
-+#define PCIE_MAX_LENGTH_WIDTH_X12 0x0C
-+#define PCIE_MAX_LENGTH_WIDTH_X16 0x10
-+#define PCIE_MAX_LENGTH_WIDTH_X32 0x20
-+
-+/* Active State Link PM definition */
-+enum {
-+ PCIE_ASPM_RES0 = 0,
-+ PCIE_ASPM_L0S_ENTRY_SUPPORT, /* L0s */
-+ PCIE_ASPM_RES1,
-+ PCIE_ASPM_L0S_L1_ENTRY_SUPPORT, /* L0s and L1, default */
-+};
-+
-+/* L0s Exit Latency definition */
-+enum {
-+ PCIE_L0S_EIXT_LATENCY_L64NS = 0, /* < 64 ns */
-+ PCIE_L0S_EIXT_LATENCY_B64A128, /* > 64 ns < 128 ns */
-+ PCIE_L0S_EIXT_LATENCY_B128A256, /* > 128 ns < 256 ns */
-+ PCIE_L0S_EIXT_LATENCY_B256A512, /* > 256 ns < 512 ns */
-+ PCIE_L0S_EIXT_LATENCY_B512TO1U, /* > 512 ns < 1 us */
-+ PCIE_L0S_EIXT_LATENCY_B1A2U, /* > 1 us < 2 us */
-+ PCIE_L0S_EIXT_LATENCY_B2A4U, /* > 2 us < 4 us */
-+ PCIE_L0S_EIXT_LATENCY_M4US, /* > 4 us */
-+};
-+
-+/* L1 Exit Latency definition */
-+enum {
-+ PCIE_L1_EXIT_LATENCY_L1US = 0, /* < 1 us */
-+ PCIE_L1_EXIT_LATENCY_B1A2, /* > 1 us < 2 us */
-+ PCIE_L1_EXIT_LATENCY_B2A4, /* > 2 us < 4 us */
-+ PCIE_L1_EXIT_LATENCY_B4A8, /* > 4 us < 8 us */
-+ PCIE_L1_EXIT_LATENCY_B8A16, /* > 8 us < 16 us */
-+ PCIE_L1_EXIT_LATENCY_B16A32, /* > 16 us < 32 us */
-+ PCIE_L1_EXIT_LATENCY_B32A64, /* > 32 us < 64 us */
-+ PCIE_L1_EXIT_LATENCY_M64US, /* > 64 us */
-+};
-+
-+/* Link Control and Status Register */
-+#define PCIE_LCTLSTS(X) (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x80)
-+#define PCIE_LCTLSTS_ASPM_ENABLE 0x00000003 /* Active State Link PM Control */
-+#define PCIE_LCTLSTS_ASPM_ENABLE_S 0
-+#define PCIE_LCTLSTS_RCB128 0x00000008 /* Read Completion Boundary 128*/
-+#define PCIE_LCTLSTS_LINK_DISABLE 0x00000010 /* Link Disable */
-+#define PCIE_LCTLSTS_RETRIAN_LINK 0x00000020 /* Retrain Link */
-+#define PCIE_LCTLSTS_COM_CLK_CFG 0x00000040 /* Common Clock Configuration */
-+#define PCIE_LCTLSTS_EXT_SYNC 0x00000080 /* Extended Synch */
-+#define PCIE_LCTLSTS_CLK_PM_EN 0x00000100 /* Enable Clock Powerm Management */
-+#define PCIE_LCTLSTS_LINK_SPEED 0x000F0000 /* Link Speed */
-+#define PCIE_LCTLSTS_LINK_SPEED_S 16
-+#define PCIE_LCTLSTS_NEGOTIATED_LINK_WIDTH 0x03F00000 /* Negotiated Link Width */
-+#define PCIE_LCTLSTS_NEGOTIATED_LINK_WIDTH_S 20
-+#define PCIE_LCTLSTS_RETRAIN_PENDING 0x08000000 /* Link training is ongoing */
-+#define PCIE_LCTLSTS_SLOT_CLK_CFG 0x10000000 /* Slot Clock Configuration */
-+#define PCIE_LCTLSTS_DLL_ACTIVE 0x20000000 /* Data Link Layer Active */
-+
-+/* Slot Capabilities Register */
-+#define PCIE_SLCAP(X) (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x84)
-+
-+/* Slot Capabilities */
-+#define PCIE_SLCTLSTS(X) (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x88)
-+
-+/* Root Control and Capability Register */
-+#define PCIE_RCTLCAP(X) (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x8C)
-+#define PCIE_RCTLCAP_SERR_ON_CORRECTABLE_ERR 0x00000001 /* #SERR on COR-ERR */
-+#define PCIE_RCTLCAP_SERR_ON_NONFATAL_ERR 0x00000002 /* #SERR on Non-Fatal ERR */
-+#define PCIE_RCTLCAP_SERR_ON_FATAL_ERR 0x00000004 /* #SERR on Fatal ERR */
-+#define PCIE_RCTLCAP_PME_INT_EN 0x00000008 /* PME Interrupt Enable */
-+#define PCIE_RCTLCAP_SERR_ENABLE (PCIE_RCTLCAP_SERR_ON_CORRECTABLE_ERR | \
-+ PCIE_RCTLCAP_SERR_ON_NONFATAL_ERR | PCIE_RCTLCAP_SERR_ON_FATAL_ERR)
-+/* Root Status Register */
-+#define PCIE_RSTS(X) (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x90)
-+#define PCIE_RSTS_PME_REQ_ID 0x0000FFFF /* PME Request ID */
-+#define PCIE_RSTS_PME_REQ_ID_S 0
-+#define PCIE_RSTS_PME_STATUS 0x00010000 /* PME Status */
-+#define PCIE_RSTS_PME_PENDING 0x00020000 /* PME Pending */
-+
-+/* PCI Express Enhanced Capability Header */
-+#define PCIE_ENHANCED_CAP(X) (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x100)
-+#define PCIE_ENHANCED_CAP_ID 0x0000FFFF /* PCI Express Extended Capability ID */
-+#define PCIE_ENHANCED_CAP_ID_S 0
-+#define PCIE_ENHANCED_CAP_VER 0x000F0000 /* Capability Version */
-+#define PCIE_ENHANCED_CAP_VER_S 16
-+#define PCIE_ENHANCED_CAP_NEXT_OFFSET 0xFFF00000 /* Next Capability Offset */
-+#define PCIE_ENHANCED_CAP_NEXT_OFFSET_S 20
-+
-+/* Uncorrectable Error Status Register */
-+#define PCIE_UES_R(X) (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x104)
-+#define PCIE_DATA_LINK_PROTOCOL_ERR 0x00000010 /* Data Link Protocol Error Status */
-+#define PCIE_SURPRISE_DOWN_ERROR 0x00000020 /* Surprise Down Error Status */
-+#define PCIE_POISONED_TLP 0x00001000 /* Poisoned TLP Status */
-+#define PCIE_FC_PROTOCOL_ERR 0x00002000 /* Flow Control Protocol Error Status */
-+#define PCIE_COMPLETION_TIMEOUT 0x00004000 /* Completion Timeout Status */
-+#define PCIE_COMPLETOR_ABORT 0x00008000 /* Completer Abort Error */
-+#define PCIE_UNEXPECTED_COMPLETION 0x00010000 /* Unexpected Completion Status */
-+#define PCIE_RECEIVER_OVERFLOW 0x00020000 /* Receive Overflow Status */
-+#define PCIE_MALFORNED_TLP 0x00040000 /* Malformed TLP Stauts */
-+#define PCIE_ECRC_ERR 0x00080000 /* ECRC Error Stauts */
-+#define PCIE_UR_REQ 0x00100000 /* Unsupported Request Error Status */
-+#define PCIE_ALL_UNCORRECTABLE_ERR (PCIE_DATA_LINK_PROTOCOL_ERR | PCIE_SURPRISE_DOWN_ERROR | \
-+ PCIE_POISONED_TLP | PCIE_FC_PROTOCOL_ERR | PCIE_COMPLETION_TIMEOUT | \
-+ PCIE_COMPLETOR_ABORT | PCIE_UNEXPECTED_COMPLETION | PCIE_RECEIVER_OVERFLOW |\
-+ PCIE_MALFORNED_TLP | PCIE_ECRC_ERR | PCIE_UR_REQ)
-+
-+/* Uncorrectable Error Mask Register, Mask means no report */
-+#define PCIE_UEMR(X) (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x108)
-+
-+/* Uncorrectable Error Severity Register */
-+#define PCIE_UESR(X) (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x10C)
-+
-+/* Correctable Error Status Register */
-+#define PCIE_CESR(X) (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x110)
-+#define PCIE_RX_ERR 0x00000001 /* Receive Error Status */
-+#define PCIE_BAD_TLP 0x00000040 /* Bad TLP Status */
-+#define PCIE_BAD_DLLP 0x00000080 /* Bad DLLP Status */
-+#define PCIE_REPLAY_NUM_ROLLOVER 0x00000100 /* Replay Number Rollover Status */
-+#define PCIE_REPLAY_TIMER_TIMEOUT_ERR 0x00001000 /* Reply Timer Timeout Status */
-+#define PCIE_ADVISORY_NONFTAL_ERR 0x00002000 /* Advisory Non-Fatal Error Status */
-+#define PCIE_CORRECTABLE_ERR (PCIE_RX_ERR | PCIE_BAD_TLP | PCIE_BAD_DLLP | PCIE_REPLAY_NUM_ROLLOVER |\
-+ PCIE_REPLAY_TIMER_TIMEOUT_ERR | PCIE_ADVISORY_NONFTAL_ERR)
-+
-+/* Correctable Error Mask Register */
-+#define PCIE_CEMR(X) (volatile u32*)(PCIE_RC_CFG_BASE + 0x114)
-+
-+/* Advanced Error Capabilities and Control Register */
-+#define PCIE_AECCR(X) (volatile u32*)(PCIE_RC_CFG_BASE + 0x118)
-+#define PCIE_AECCR_FIRST_ERR_PTR 0x0000001F /* First Error Pointer */
-+#define PCIE_AECCR_FIRST_ERR_PTR_S 0
-+#define PCIE_AECCR_ECRC_GEN_CAP 0x00000020 /* ECRC Generation Capable */
-+#define PCIE_AECCR_ECRC_GEN_EN 0x00000040 /* ECRC Generation Enable */
-+#define PCIE_AECCR_ECRC_CHECK_CAP 0x00000080 /* ECRC Check Capable */
-+#define PCIE_AECCR_ECRC_CHECK_EN 0x00000100 /* ECRC Check Enable */
-+
-+/* Header Log Register 1 */
-+#define PCIE_HLR1(X) (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x11C)
-+
-+/* Header Log Register 2 */
-+#define PCIE_HLR2(X) (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x120)
-+
-+/* Header Log Register 3 */
-+#define PCIE_HLR3(X) (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x124)
-+
-+/* Header Log Register 4 */
-+#define PCIE_HLR4(X) (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x128)
-+
-+/* Root Error Command Register */
-+#define PCIE_RECR(X) (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x12C)
-+#define PCIE_RECR_CORRECTABLE_ERR_REPORT_EN 0x00000001 /* COR-ERR */
-+#define PCIE_RECR_NONFATAL_ERR_REPORT_EN 0x00000002 /* Non-Fatal ERR */
-+#define PCIE_RECR_FATAL_ERR_REPORT_EN 0x00000004 /* Fatal ERR */
-+#define PCIE_RECR_ERR_REPORT_EN (PCIE_RECR_CORRECTABLE_ERR_REPORT_EN | \
-+ PCIE_RECR_NONFATAL_ERR_REPORT_EN | PCIE_RECR_FATAL_ERR_REPORT_EN)
-+
-+/* Root Error Status Register */
-+#define PCIE_RESR(X) (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x130)
-+#define PCIE_RESR_CORRECTABLE_ERR 0x00000001 /* COR-ERR Receveid */
-+#define PCIE_RESR_MULTI_CORRECTABLE_ERR 0x00000002 /* Multiple COR-ERR Received */
-+#define PCIE_RESR_FATAL_NOFATAL_ERR 0x00000004 /* ERR Fatal/Non-Fatal Received */
-+#define PCIE_RESR_MULTI_FATAL_NOFATAL_ERR 0x00000008 /* Multiple ERR Fatal/Non-Fatal Received */
-+#define PCIE_RESR_FIRST_UNCORRECTABLE_FATAL_ERR 0x00000010 /* First UN-COR Fatal */
-+#define PCIR_RESR_NON_FATAL_ERR 0x00000020 /* Non-Fatal Error Message Received */
-+#define PCIE_RESR_FATAL_ERR 0x00000040 /* Fatal Message Received */
-+#define PCIE_RESR_AER_INT_MSG_NUM 0xF8000000 /* Advanced Error Interrupt Message Number */
-+#define PCIE_RESR_AER_INT_MSG_NUM_S 27
-+
-+/* Error Source Indentification Register */
-+#define PCIE_ESIR(X) (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x134)
-+#define PCIE_ESIR_CORRECTABLE_ERR_SRC_ID 0x0000FFFF
-+#define PCIE_ESIR_CORRECTABLE_ERR_SRC_ID_S 0
-+#define PCIE_ESIR_FATAL_NON_FATAL_SRC_ID 0xFFFF0000
-+#define PCIE_ESIR_FATAL_NON_FATAL_SRC_ID_S 16
-+
-+/* VC Enhanced Capability Header */
-+#define PCIE_VC_ECH(X) (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x140)
-+
-+/* Port VC Capability Register */
-+#define PCIE_PVC1(X) (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x144)
-+#define PCIE_PVC1_EXT_VC_CNT 0x00000007 /* Extended VC Count */
-+#define PCIE_PVC1_EXT_VC_CNT_S 0
-+#define PCIE_PVC1_LOW_PRI_EXT_VC_CNT 0x00000070 /* Low Priority Extended VC Count */
-+#define PCIE_PVC1_LOW_PRI_EXT_VC_CNT_S 4
-+#define PCIE_PVC1_REF_CLK 0x00000300 /* Reference Clock */
-+#define PCIE_PVC1_REF_CLK_S 8
-+#define PCIE_PVC1_PORT_ARB_TAB_ENTRY_SIZE 0x00000C00 /* Port Arbitration Table Entry Size */
-+#define PCIE_PVC1_PORT_ARB_TAB_ENTRY_SIZE_S 10
-+
-+/* Extended Virtual Channel Count Defintion */
-+#define PCIE_EXT_VC_CNT_MIN 0
-+#define PCIE_EXT_VC_CNT_MAX 7
-+
-+/* Port Arbitration Table Entry Size Definition */
-+enum {
-+ PCIE_PORT_ARB_TAB_ENTRY_SIZE_S1BIT = 0,
-+ PCIE_PORT_ARB_TAB_ENTRY_SIZE_S2BIT,
-+ PCIE_PORT_ARB_TAB_ENTRY_SIZE_S4BIT,
-+ PCIE_PORT_ARB_TAB_ENTRY_SIZE_S8BIT,
-+};
-+
-+/* Port VC Capability Register 2 */
-+#define PCIE_PVC2(X) (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x148)
-+#define PCIE_PVC2_VC_ARB_16P_FIXED_WRR 0x00000001 /* HW Fixed arbitration, 16 phase WRR */
-+#define PCIE_PVC2_VC_ARB_32P_WRR 0x00000002 /* 32 phase WRR */
-+#define PCIE_PVC2_VC_ARB_64P_WRR 0x00000004 /* 64 phase WRR */
-+#define PCIE_PVC2_VC_ARB_128P_WRR 0x00000008 /* 128 phase WRR */
-+#define PCIE_PVC2_VC_ARB_WRR 0x0000000F
-+#define PCIE_PVC2_VC_ARB_TAB_OFFSET 0xFF000000 /* VC arbitration table offset, not support */
-+#define PCIE_PVC2_VC_ARB_TAB_OFFSET_S 24
-+
-+/* Port VC Control and Status Register */
-+#define PCIE_PVCCRSR(X) (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x14C)
-+#define PCIE_PVCCRSR_LOAD_VC_ARB_TAB 0x00000001 /* Load VC Arbitration Table */
-+#define PCIE_PVCCRSR_VC_ARB_SEL 0x0000000E /* VC Arbitration Select */
-+#define PCIE_PVCCRSR_VC_ARB_SEL_S 1
-+#define PCIE_PVCCRSR_VC_ARB_TAB_STATUS 0x00010000 /* Arbitration Status */
-+
-+/* VC0 Resource Capability Register */
-+#define PCIE_VC0_RC(X) (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x150)
-+#define PCIE_VC0_RC_PORT_ARB_HW_FIXED 0x00000001 /* HW Fixed arbitration */
-+#define PCIE_VC0_RC_PORT_ARB_32P_WRR 0x00000002 /* 32 phase WRR */
-+#define PCIE_VC0_RC_PORT_ARB_64P_WRR 0x00000004 /* 64 phase WRR */
-+#define PCIE_VC0_RC_PORT_ARB_128P_WRR 0x00000008 /* 128 phase WRR */
-+#define PCIE_VC0_RC_PORT_ARB_TM_128P_WRR 0x00000010 /* Time-based 128 phase WRR */
-+#define PCIE_VC0_RC_PORT_ARB_TM_256P_WRR 0x00000020 /* Time-based 256 phase WRR */
-+#define PCIE_VC0_RC_PORT_ARB (PCIE_VC0_RC_PORT_ARB_HW_FIXED | PCIE_VC0_RC_PORT_ARB_32P_WRR |\
-+ PCIE_VC0_RC_PORT_ARB_64P_WRR | PCIE_VC0_RC_PORT_ARB_128P_WRR | \
-+ PCIE_VC0_RC_PORT_ARB_TM_128P_WRR | PCIE_VC0_RC_PORT_ARB_TM_256P_WRR)
-+
-+#define PCIE_VC0_RC_REJECT_SNOOP 0x00008000 /* Reject Snoop Transactioin */
-+#define PCIE_VC0_RC_MAX_TIMESLOTS 0x007F0000 /* Maximum time Slots */
-+#define PCIE_VC0_RC_MAX_TIMESLOTS_S 16
-+#define PCIE_VC0_RC_PORT_ARB_TAB_OFFSET 0xFF000000 /* Port Arbitration Table Offset */
-+#define PCIE_VC0_RC_PORT_ARB_TAB_OFFSET_S 24
-+
-+/* VC0 Resource Control Register */
-+#define PCIE_VC0_RC0(X) (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x154)
-+#define PCIE_VC0_RC0_TVM0 0x00000001 /* TC0 and VC0 */
-+#define PCIE_VC0_RC0_TVM1 0x00000002 /* TC1 and VC1 */
-+#define PCIE_VC0_RC0_TVM2 0x00000004 /* TC2 and VC2 */
-+#define PCIE_VC0_RC0_TVM3 0x00000008 /* TC3 and VC3 */
-+#define PCIE_VC0_RC0_TVM4 0x00000010 /* TC4 and VC4 */
-+#define PCIE_VC0_RC0_TVM5 0x00000020 /* TC5 and VC5 */
-+#define PCIE_VC0_RC0_TVM6 0x00000040 /* TC6 and VC6 */
-+#define PCIE_VC0_RC0_TVM7 0x00000080 /* TC7 and VC7 */
-+#define PCIE_VC0_RC0_TC_VC 0x000000FF /* TC/VC mask */
-+
-+#define PCIE_VC0_RC0_LOAD_PORT_ARB_TAB 0x00010000 /* Load Port Arbitration Table */
-+#define PCIE_VC0_RC0_PORT_ARB_SEL 0x000E0000 /* Port Arbitration Select */
-+#define PCIE_VC0_RC0_PORT_ARB_SEL_S 17
-+#define PCIE_VC0_RC0_VC_ID 0x07000000 /* VC ID */
-+#define PCIE_VC0_RC0_VC_ID_S 24
-+#define PCIE_VC0_RC0_VC_EN 0x80000000 /* VC Enable */
-+
-+/* VC0 Resource Status Register */
-+#define PCIE_VC0_RSR0(X) (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x158)
-+#define PCIE_VC0_RSR0_PORT_ARB_TAB_STATUS 0x00010000 /* Port Arbitration Table Status,not used */
-+#define PCIE_VC0_RSR0_VC_NEG_PENDING 0x00020000 /* VC Negotiation Pending */
-+
-+/* Ack Latency Timer and Replay Timer Register */
-+#define PCIE_ALTRT(X) (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x700)
-+#define PCIE_ALTRT_ROUND_TRIP_LATENCY_LIMIT 0x0000FFFF /* Round Trip Latency Time Limit */
-+#define PCIE_ALTRT_ROUND_TRIP_LATENCY_LIMIT_S 0
-+#define PCIE_ALTRT_REPLAY_TIME_LIMIT 0xFFFF0000 /* Replay Time Limit */
-+#define PCIE_ALTRT_REPLAY_TIME_LIMIT_S 16
-+
-+/* Other Message Register */
-+#define PCIE_OMR(X) (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x704)
-+
-+/* Port Force Link Register */
-+#define PCIE_PFLR(X) (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x708)
-+#define PCIE_PFLR_LINK_NUM 0x000000FF /* Link Number */
-+#define PCIE_PFLR_LINK_NUM_S 0
-+#define PCIE_PFLR_FORCE_LINK 0x00008000 /* Force link */
-+#define PCIE_PFLR_LINK_STATE 0x003F0000 /* Link State */
-+#define PCIE_PFLR_LINK_STATE_S 16
-+#define PCIE_PFLR_LOW_POWER_ENTRY_CNT 0xFF000000 /* Low Power Entrance Count, only for EP */
-+#define PCIE_PFLR_LOW_POWER_ENTRY_CNT_S 24
-+
-+/* Ack Frequency Register */
-+#define PCIE_AFR(X) (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x70C)
-+#define PCIE_AFR_AF 0x000000FF /* Ack Frequency */
-+#define PCIE_AFR_AF_S 0
-+#define PCIE_AFR_FTS_NUM 0x0000FF00 /* The number of Fast Training Sequence from L0S to L0 */
-+#define PCIE_AFR_FTS_NUM_S 8
-+#define PCIE_AFR_COM_FTS_NUM 0x00FF0000 /* N_FTS; when common clock is used*/
-+#define PCIE_AFR_COM_FTS_NUM_S 16
-+#define PCIE_AFR_L0S_ENTRY_LATENCY 0x07000000 /* L0s Entrance Latency */
-+#define PCIE_AFR_L0S_ENTRY_LATENCY_S 24
-+#define PCIE_AFR_L1_ENTRY_LATENCY 0x38000000 /* L1 Entrance Latency */
-+#define PCIE_AFR_L1_ENTRY_LATENCY_S 27
-+#define PCIE_AFR_FTS_NUM_DEFAULT 32
-+#define PCIE_AFR_L0S_ENTRY_LATENCY_DEFAULT 7
-+#define PCIE_AFR_L1_ENTRY_LATENCY_DEFAULT 5
-+
-+/* Port Link Control Register */
-+#define PCIE_PLCR(X) (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x710)
-+#define PCIE_PLCR_OTHER_MSG_REQ 0x00000001 /* Other Message Request */
-+#define PCIE_PLCR_SCRAMBLE_DISABLE 0x00000002 /* Scramble Disable */
-+#define PCIE_PLCR_LOOPBACK_EN 0x00000004 /* Loopback Enable */
-+#define PCIE_PLCR_LTSSM_HOT_RST 0x00000008 /* Force LTSSM to the hot reset */
-+#define PCIE_PLCR_DLL_LINK_EN 0x00000020 /* Enable Link initialization */
-+#define PCIE_PLCR_FAST_LINK_SIM_EN 0x00000080 /* Sets all internal timers to fast mode for simulation purposes */
-+#define PCIE_PLCR_LINK_MODE 0x003F0000 /* Link Mode Enable Mask */
-+#define PCIE_PLCR_LINK_MODE_S 16
-+#define PCIE_PLCR_CORRUPTED_CRC_EN 0x02000000 /* Enabled Corrupt CRC */
-+
-+/* Lane Skew Register */
-+#define PCIE_LSR(X) (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x714)
-+#define PCIE_LSR_LANE_SKEW_NUM 0x00FFFFFF /* Insert Lane Skew for Transmit, not applicable */
-+#define PCIE_LSR_LANE_SKEW_NUM_S 0
-+#define PCIE_LSR_FC_DISABLE 0x01000000 /* Disable of Flow Control */
-+#define PCIE_LSR_ACKNAK_DISABLE 0x02000000 /* Disable of Ack/Nak */
-+#define PCIE_LSR_LANE_DESKEW_DISABLE 0x80000000 /* Disable of Lane-to-Lane Skew */
-+
-+/* Symbol Number Register */
-+#define PCIE_SNR(X) (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x718)
-+#define PCIE_SNR_TS 0x0000000F /* Number of TS Symbol */
-+#define PCIE_SNR_TS_S 0
-+#define PCIE_SNR_SKP 0x00000700 /* Number of SKP Symbol */
-+#define PCIE_SNR_SKP_S 8
-+#define PCIE_SNR_REPLAY_TIMER 0x0007C000 /* Timer Modifier for Replay Timer */
-+#define PCIE_SNR_REPLAY_TIMER_S 14
-+#define PCIE_SNR_ACKNAK_LATENCY_TIMER 0x00F80000 /* Timer Modifier for Ack/Nak Latency Timer */
-+#define PCIE_SNR_ACKNAK_LATENCY_TIMER_S 19
-+#define PCIE_SNR_FC_TIMER 0x1F000000 /* Timer Modifier for Flow Control Watchdog Timer */
-+#define PCIE_SNR_FC_TIMER_S 28
-+
-+/* Symbol Timer Register and Filter Mask Register 1 */
-+#define PCIE_STRFMR(X) (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x71C)
-+#define PCIE_STRFMR_SKP_INTERVAL 0x000007FF /* SKP lnterval Value */
-+#define PCIE_STRFMR_SKP_INTERVAL_S 0
-+#define PCIE_STRFMR_FC_WDT_DISABLE 0x00008000 /* Disable of FC Watchdog Timer */
-+#define PCIE_STRFMR_TLP_FUNC_MISMATCH_OK 0x00010000 /* Mask Function Mismatch Filtering for Incoming Requests */
-+#define PCIE_STRFMR_POISONED_TLP_OK 0x00020000 /* Mask Poisoned TLP Filtering */
-+#define PCIE_STRFMR_BAR_MATCH_OK 0x00040000 /* Mask BAR Match Filtering */
-+#define PCIE_STRFMR_TYPE1_CFG_REQ_OK 0x00080000 /* Mask Type 1 Configuration Request Filtering */
-+#define PCIE_STRFMR_LOCKED_REQ_OK 0x00100000 /* Mask Locked Request Filtering */
-+#define PCIE_STRFMR_CPL_TAG_ERR_RULES_OK 0x00200000 /* Mask Tag Error Rules for Received Completions */
-+#define PCIE_STRFMR_CPL_REQUESTOR_ID_MISMATCH_OK 0x00400000 /* Mask Requester ID Mismatch Error for Received Completions */
-+#define PCIE_STRFMR_CPL_FUNC_MISMATCH_OK 0x00800000 /* Mask Function Mismatch Error for Received Completions */
-+#define PCIE_STRFMR_CPL_TC_MISMATCH_OK 0x01000000 /* Mask Traffic Class Mismatch Error for Received Completions */
-+#define PCIE_STRFMR_CPL_ATTR_MISMATCH_OK 0x02000000 /* Mask Attribute Mismatch Error for Received Completions */
-+#define PCIE_STRFMR_CPL_LENGTH_MISMATCH_OK 0x04000000 /* Mask Length Mismatch Error for Received Completions */
-+#define PCIE_STRFMR_TLP_ECRC_ERR_OK 0x08000000 /* Mask ECRC Error Filtering */
-+#define PCIE_STRFMR_CPL_TLP_ECRC_OK 0x10000000 /* Mask ECRC Error Filtering for Completions */
-+#define PCIE_STRFMR_RX_TLP_MSG_NO_DROP 0x20000000 /* Send Message TLPs */
-+#define PCIE_STRFMR_RX_IO_TRANS_ENABLE 0x40000000 /* Mask Filtering of received I/O Requests */
-+#define PCIE_STRFMR_RX_CFG_TRANS_ENABLE 0x80000000 /* Mask Filtering of Received Configuration Requests */
-+
-+#define PCIE_DEF_SKP_INTERVAL 700 /* 1180 ~1538 , 125MHz * 2, 250MHz * 1 */
-+
-+/* Filter Masker Register 2 */
-+#define PCIE_FMR2(X) (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x720)
-+#define PCIE_FMR2_VENDOR_MSG0_PASSED_TO_TRGT1 0x00000001 /* Mask RADM Filtering and Error Handling Rules */
-+#define PCIE_FMR2_VENDOR_MSG1_PASSED_TO_TRGT1 0x00000002 /* Mask RADM Filtering and Error Handling Rules */
-+
-+/* Debug Register 0 */
-+#define PCIE_DBR0(X) (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x728)
-+
-+/* Debug Register 1 */
-+#define PCIE_DBR1(X) (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x72C)
-+
-+/* Transmit Posted FC Credit Status Register */
-+#define PCIE_TPFCS(X) (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x730)
-+#define PCIE_TPFCS_TX_P_DATA_FC_CREDITS 0x00000FFF /* Transmit Posted Data FC Credits */
-+#define PCIE_TPFCS_TX_P_DATA_FC_CREDITS_S 0
-+#define PCIE_TPFCS_TX_P_HDR_FC_CREDITS 0x000FF000 /* Transmit Posted Header FC Credits */
-+#define PCIE_TPFCS_TX_P_HDR_FC_CREDITS_S 12
-+
-+/* Transmit Non-Posted FC Credit Status */
-+#define PCIE_TNPFCS(X) (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x734)
-+#define PCIE_TNPFCS_TX_NP_DATA_FC_CREDITS 0x00000FFF /* Transmit Non-Posted Data FC Credits */
-+#define PCIE_TNPFCS_TX_NP_DATA_FC_CREDITS_S 0
-+#define PCIE_TNPFCS_TX_NP_HDR_FC_CREDITS 0x000FF000 /* Transmit Non-Posted Header FC Credits */
-+#define PCIE_TNPFCS_TX_NP_HDR_FC_CREDITS_S 12
-+
-+/* Transmit Complete FC Credit Status Register */
-+#define PCIE_TCFCS(X) (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x738)
-+#define PCIE_TCFCS_TX_CPL_DATA_FC_CREDITS 0x00000FFF /* Transmit Completion Data FC Credits */
-+#define PCIE_TCFCS_TX_CPL_DATA_FC_CREDITS_S 0
-+#define PCIE_TCFCS_TX_CPL_HDR_FC_CREDITS 0x000FF000 /* Transmit Completion Header FC Credits */
-+#define PCIE_TCFCS_TX_CPL_HDR_FC_CREDITS_S 12
-+
-+/* Queue Status Register */
-+#define PCIE_QSR(X) (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x73C)
-+#define PCIE_QSR_WAIT_UPDATE_FC_DLL 0x00000001 /* Received TLP FC Credits Not Returned */
-+#define PCIE_QSR_TX_RETRY_BUF_NOT_EMPTY 0x00000002 /* Transmit Retry Buffer Not Empty */
-+#define PCIE_QSR_RX_QUEUE_NOT_EMPTY 0x00000004 /* Received Queue Not Empty */
-+
-+/* VC Transmit Arbitration Register 1 */
-+#define PCIE_VCTAR1(X) (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x740)
-+#define PCIE_VCTAR1_WRR_WEIGHT_VC0 0x000000FF /* WRR Weight for VC0 */
-+#define PCIE_VCTAR1_WRR_WEIGHT_VC1 0x0000FF00 /* WRR Weight for VC1 */
-+#define PCIE_VCTAR1_WRR_WEIGHT_VC2 0x00FF0000 /* WRR Weight for VC2 */
-+#define PCIE_VCTAR1_WRR_WEIGHT_VC3 0xFF000000 /* WRR Weight for VC3 */
-+
-+/* VC Transmit Arbitration Register 2 */
-+#define PCIE_VCTAR2(X) (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x744)
-+#define PCIE_VCTAR2_WRR_WEIGHT_VC4 0x000000FF /* WRR Weight for VC4 */
-+#define PCIE_VCTAR2_WRR_WEIGHT_VC5 0x0000FF00 /* WRR Weight for VC5 */
-+#define PCIE_VCTAR2_WRR_WEIGHT_VC6 0x00FF0000 /* WRR Weight for VC6 */
-+#define PCIE_VCTAR2_WRR_WEIGHT_VC7 0xFF000000 /* WRR Weight for VC7 */
-+
-+/* VC0 Posted Receive Queue Control Register */
-+#define PCIE_VC0_PRQCR(X) (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x748)
-+#define PCIE_VC0_PRQCR_P_DATA_CREDITS 0x00000FFF /* VC0 Posted Data Credits */
-+#define PCIE_VC0_PRQCR_P_DATA_CREDITS_S 0
-+#define PCIE_VC0_PRQCR_P_HDR_CREDITS 0x000FF000 /* VC0 Posted Header Credits */
-+#define PCIE_VC0_PRQCR_P_HDR_CREDITS_S 12
-+#define PCIE_VC0_PRQCR_P_TLP_QUEUE_MODE 0x00E00000 /* VC0 Posted TLP Queue Mode */
-+#define PCIE_VC0_PRQCR_P_TLP_QUEUE_MODE_S 20
-+#define PCIE_VC0_PRQCR_TLP_RELAX_ORDER 0x40000000 /* TLP Type Ordering for VC0 */
-+#define PCIE_VC0_PRQCR_VC_STRICT_ORDER 0x80000000 /* VC0 Ordering for Receive Queues */
-+
-+/* VC0 Non-Posted Receive Queue Control */
-+#define PCIE_VC0_NPRQCR(X) (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x74C)
-+#define PCIE_VC0_NPRQCR_NP_DATA_CREDITS 0x00000FFF /* VC0 Non-Posted Data Credits */
-+#define PCIE_VC0_NPRQCR_NP_DATA_CREDITS_S 0
-+#define PCIE_VC0_NPRQCR_NP_HDR_CREDITS 0x000FF000 /* VC0 Non-Posted Header Credits */
-+#define PCIE_VC0_NPRQCR_NP_HDR_CREDITS_S 12
-+#define PCIE_VC0_NPRQCR_NP_TLP_QUEUE_MODE 0x00E00000 /* VC0 Non-Posted TLP Queue Mode */
-+#define PCIE_VC0_NPRQCR_NP_TLP_QUEUE_MODE_S 20
-+
-+/* VC0 Completion Receive Queue Control */
-+#define PCIE_VC0_CRQCR(X) (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x750)
-+#define PCIE_VC0_CRQCR_CPL_DATA_CREDITS 0x00000FFF /* VC0 Completion TLP Queue Mode */
-+#define PCIE_VC0_CRQCR_CPL_DATA_CREDITS_S 0
-+#define PCIE_VC0_CRQCR_CPL_HDR_CREDITS 0x000FF000 /* VC0 Completion Header Credits */
-+#define PCIE_VC0_CRQCR_CPL_HDR_CREDITS_S 12
-+#define PCIE_VC0_CRQCR_CPL_TLP_QUEUE_MODE 0x00E00000 /* VC0 Completion Data Credits */
-+#define PCIE_VC0_CRQCR_CPL_TLP_QUEUE_MODE_S 21
-+
-+/* Applicable to the above three registers */
-+enum {
-+ PCIE_VC0_TLP_QUEUE_MODE_STORE_FORWARD = 1,
-+ PCIE_VC0_TLP_QUEUE_MODE_CUT_THROUGH = 2,
-+ PCIE_VC0_TLP_QUEUE_MODE_BYPASS = 4,
-+};
-+
-+/* VC0 Posted Buffer Depth Register */
-+#define PCIE_VC0_PBD(X) (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x7A8)
-+#define PCIE_VC0_PBD_P_DATA_QUEUE_ENTRIES 0x00003FFF /* VC0 Posted Data Queue Depth */
-+#define PCIE_VC0_PBD_P_DATA_QUEUE_ENTRIES_S 0
-+#define PCIE_VC0_PBD_P_HDR_QUEUE_ENTRIES 0x03FF0000 /* VC0 Posted Header Queue Depth */
-+#define PCIE_VC0_PBD_P_HDR_QUEUE_ENTRIES_S 16
-+
-+/* VC0 Non-Posted Buffer Depth Register */
-+#define PCIE_VC0_NPBD(X) (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x7AC)
-+#define PCIE_VC0_NPBD_NP_DATA_QUEUE_ENTRIES 0x00003FFF /* VC0 Non-Posted Data Queue Depth */
-+#define PCIE_VC0_NPBD_NP_DATA_QUEUE_ENTRIES_S 0
-+#define PCIE_VC0_NPBD_NP_HDR_QUEUE_ENTRIES 0x03FF0000 /* VC0 Non-Posted Header Queue Depth */
-+#define PCIE_VC0_NPBD_NP_HDR_QUEUE_ENTRIES_S 16
-+
-+/* VC0 Completion Buffer Depth Register */
-+#define PCIE_VC0_CBD(X) (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x7B0)
-+#define PCIE_VC0_CBD_CPL_DATA_QUEUE_ENTRIES 0x00003FFF /* C0 Completion Data Queue Depth */
-+#define PCIE_VC0_CBD_CPL_DATA_QUEUE_ENTRIES_S 0
-+#define PCIE_VC0_CBD_CPL_HDR_QUEUE_ENTRIES 0x03FF0000 /* VC0 Completion Header Queue Depth */
-+#define PCIE_VC0_CBD_CPL_HDR_QUEUE_ENTRIES_S 16
-+
-+/* PHY Status Register, all zeros in VR9 */
-+#define PCIE_PHYSR(X) (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x810)
-+
-+/* PHY Control Register, all zeros in VR9 */
-+#define PCIE_PHYCR(X) (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x814)
-+
-+/*
-+ * PCIe PDI PHY register definition, suppose all the following
-+ * stuff is confidential.
-+ * XXX, detailed bit definition
-+ */
-+#define PCIE_PHY_PLL_CTRL1(X) (PCIE_PHY_PORT_TO_BASE(X) + (0x22 << 1))
-+#define PCIE_PHY_PLL_CTRL2(X) (PCIE_PHY_PORT_TO_BASE(X) + (0x23 << 1))
-+#define PCIE_PHY_PLL_CTRL3(X) (PCIE_PHY_PORT_TO_BASE(X) + (0x24 << 1))
-+#define PCIE_PHY_PLL_CTRL4(X) (PCIE_PHY_PORT_TO_BASE(X) + (0x25 << 1))
-+#define PCIE_PHY_PLL_CTRL5(X) (PCIE_PHY_PORT_TO_BASE(X) + (0x26 << 1))
-+#define PCIE_PHY_PLL_CTRL6(X) (PCIE_PHY_PORT_TO_BASE(X) + (0x27 << 1))
-+#define PCIE_PHY_PLL_CTRL7(X) (PCIE_PHY_PORT_TO_BASE(X) + (0x28 << 1))
-+#define PCIE_PHY_PLL_A_CTRL1(X) (PCIE_PHY_PORT_TO_BASE(X) + (0x29 << 1))
-+#define PCIE_PHY_PLL_A_CTRL2(X) (PCIE_PHY_PORT_TO_BASE(X) + (0x2A << 1))
-+#define PCIE_PHY_PLL_A_CTRL3(X) (PCIE_PHY_PORT_TO_BASE(X) + (0x2B << 1))
-+#define PCIE_PHY_PLL_STATUS(X) (PCIE_PHY_PORT_TO_BASE(X) + (0x2C << 1))
-+
-+#define PCIE_PHY_TX1_CTRL1(X) (PCIE_PHY_PORT_TO_BASE(X) + (0x30 << 1))
-+#define PCIE_PHY_TX1_CTRL2(X) (PCIE_PHY_PORT_TO_BASE(X) + (0x31 << 1))
-+#define PCIE_PHY_TX1_CTRL3(X) (PCIE_PHY_PORT_TO_BASE(X) + (0x32 << 1))
-+#define PCIE_PHY_TX1_A_CTRL1(X) (PCIE_PHY_PORT_TO_BASE(X) + (0x33 << 1))
-+#define PCIE_PHY_TX1_A_CTRL2(X) (PCIE_PHY_PORT_TO_BASE(X) + (0x34 << 1))
-+#define PCIE_PHY_TX1_MOD1(X) (PCIE_PHY_PORT_TO_BASE(X) + (0x35 << 1))
-+#define PCIE_PHY_TX1_MOD2(X) (PCIE_PHY_PORT_TO_BASE(X) + (0x36 << 1))
-+#define PCIE_PHY_TX1_MOD3(X) (PCIE_PHY_PORT_TO_BASE(X) + (0x37 << 1))
-+
-+#define PCIE_PHY_TX2_CTRL1(X) (PCIE_PHY_PORT_TO_BASE(X) + (0x38 << 1))
-+#define PCIE_PHY_TX2_CTRL2(X) (PCIE_PHY_PORT_TO_BASE(X) + (0x39 << 1))
-+#define PCIE_PHY_TX2_A_CTRL1(X) (PCIE_PHY_PORT_TO_BASE(X) + (0x3B << 1))
-+#define PCIE_PHY_TX2_A_CTRL2(X) (PCIE_PHY_PORT_TO_BASE(X) + (0x3C << 1))
-+#define PCIE_PHY_TX2_MOD1(X) (PCIE_PHY_PORT_TO_BASE(X) + (0x3D << 1))
-+#define PCIE_PHY_TX2_MOD2(X) (PCIE_PHY_PORT_TO_BASE(X) + (0x3E << 1))
-+#define PCIE_PHY_TX2_MOD3(X) (PCIE_PHY_PORT_TO_BASE(X) + (0x3F << 1))
-+
-+#define PCIE_PHY_RX1_CTRL1(X) (PCIE_PHY_PORT_TO_BASE(X) + (0x50 << 1))
-+#define PCIE_PHY_RX1_CTRL2(X) (PCIE_PHY_PORT_TO_BASE(X) + (0x51 << 1))
-+#define PCIE_PHY_RX1_CDR(X) (PCIE_PHY_PORT_TO_BASE(X) + (0x52 << 1))
-+#define PCIE_PHY_RX1_EI(X) (PCIE_PHY_PORT_TO_BASE(X) + (0x53 << 1))
-+#define PCIE_PHY_RX1_A_CTRL(X) (PCIE_PHY_PORT_TO_BASE(X) + (0x55 << 1))
-+
-+/* Interrupt related stuff */
-+#define PCIE_LEGACY_DISABLE 0
-+#define PCIE_LEGACY_INTA 1
-+#define PCIE_LEGACY_INTB 2
-+#define PCIE_LEGACY_INTC 3
-+#define PCIE_LEGACY_INTD 4
-+#define PCIE_LEGACY_INT_MAX PCIE_LEGACY_INTD
-+
-+#endif /* IFXMIPS_PCIE_REG_H */
-+
---- /dev/null
-+++ b/arch/mips/pci/ifxmips_pcie_vr9.h
-@@ -0,0 +1,271 @@
-+/****************************************************************************
-+ Copyright (c) 2010
-+ Lantiq Deutschland GmbH
-+ Am Campeon 3; 85579 Neubiberg, Germany
-+
-+ For licensing information, see the file 'LICENSE' in the root folder of
-+ this software module.
-+
-+ *****************************************************************************/
-+/*!
-+ \file ifxmips_pcie_vr9.h
-+ \ingroup IFX_PCIE
-+ \brief PCIe RC driver vr9 specific file
-+*/
-+
-+#ifndef IFXMIPS_PCIE_VR9_H
-+#define IFXMIPS_PCIE_VR9_H
-+
-+#include <linux/types.h>
-+#include <linux/delay.h>
-+
-+#include <linux/gpio.h>
-+#include <lantiq_soc.h>
-+
-+#define IFX_PCIE_GPIO_RESET 238
-+
-+#define IFX_REG_R32 ltq_r32
-+#define IFX_REG_W32 ltq_w32
-+#define CONFIG_IFX_PCIE_HW_SWAP
-+#define IFX_RCU_AHB_ENDIAN ((volatile u32*)(IFX_RCU + 0x004C))
-+#define IFX_RCU_RST_REQ ((volatile u32*)(IFX_RCU + 0x0010))
-+#define IFX_RCU_AHB_BE_PCIE_PDI 0x00000080 /* Configure PCIE PDI module in big endian*/
-+
-+#define IFX_RCU (KSEG1 | 0x1F203000)
-+#define IFX_RCU_AHB_BE_PCIE_M 0x00000001 /* Configure AHB master port that connects to PCIe RC in big endian */
-+#define IFX_RCU_AHB_BE_PCIE_S 0x00000010 /* Configure AHB slave port that connects to PCIe RC in little endian */
-+#define IFX_RCU_AHB_BE_XBAR_M 0x00000002 /* Configure AHB master port that connects to XBAR in big endian */
-+#define CONFIG_IFX_PCIE_PHY_36MHZ_MODE
-+
-+#define IFX_PMU1_MODULE_PCIE_PHY (0)
-+#define IFX_PMU1_MODULE_PCIE_CTRL (1)
-+#define IFX_PMU1_MODULE_PDI (4)
-+#define IFX_PMU1_MODULE_MSI (5)
-+
-+#define IFX_PMU_MODULE_PCIE_L0_CLK (31)
-+
-+
-+#define IFX_GPIO (KSEG1 | 0x1E100B00)
-+#define ALT0 ((volatile u32*)(IFX_GPIO + 0x007c))
-+#define ALT1 ((volatile u32*)(IFX_GPIO + 0x0080))
-+#define OD ((volatile u32*)(IFX_GPIO + 0x0084))
-+#define DIR ((volatile u32*)(IFX_GPIO + 0x0078))
-+#define OUT ((volatile u32*)(IFX_GPIO + 0x0070))
-+
-+
-+static inline void pcie_ep_gpio_rst_init(int pcie_port)
-+{
-+
-+ gpio_request(IFX_PCIE_GPIO_RESET, "pcie-reset");
-+ gpio_direction_output(IFX_PCIE_GPIO_RESET, 1);
-+ gpio_set_value(IFX_PCIE_GPIO_RESET, 1);
-+
-+/* ifx_gpio_pin_reserve(IFX_PCIE_GPIO_RESET, ifx_pcie_gpio_module_id);
-+ ifx_gpio_output_set(IFX_PCIE_GPIO_RESET, ifx_pcie_gpio_module_id);
-+ ifx_gpio_dir_out_set(IFX_PCIE_GPIO_RESET, ifx_pcie_gpio_module_id);
-+ ifx_gpio_altsel0_clear(IFX_PCIE_GPIO_RESET, ifx_pcie_gpio_module_id);
-+ ifx_gpio_altsel1_clear(IFX_PCIE_GPIO_RESET, ifx_pcie_gpio_module_id);
-+ ifx_gpio_open_drain_set(IFX_PCIE_GPIO_RESET, ifx_pcie_gpio_module_id);*/
-+}
-+
-+static inline void pcie_ahb_pmu_setup(void)
-+{
-+ /* Enable AHB bus master/slave */
-+ struct clk *clk;
-+ clk = clk_get_sys("1d900000.pcie", "ahb");
-+ clk_enable(clk);
-+
-+ //AHBM_PMU_SETUP(IFX_PMU_ENABLE);
-+ //AHBS_PMU_SETUP(IFX_PMU_ENABLE);
-+}
-+
-+static inline void pcie_rcu_endian_setup(int pcie_port)
-+{
-+ u32 reg;
-+
-+ reg = IFX_REG_R32(IFX_RCU_AHB_ENDIAN);
-+#ifdef CONFIG_IFX_PCIE_HW_SWAP
-+ reg |= IFX_RCU_AHB_BE_PCIE_M;
-+ reg |= IFX_RCU_AHB_BE_PCIE_S;
-+ reg &= ~IFX_RCU_AHB_BE_XBAR_M;
-+#else
-+ reg |= IFX_RCU_AHB_BE_PCIE_M;
-+ reg &= ~IFX_RCU_AHB_BE_PCIE_S;
-+ reg &= ~IFX_RCU_AHB_BE_XBAR_M;
-+#endif /* CONFIG_IFX_PCIE_HW_SWAP */
-+ IFX_REG_W32(reg, IFX_RCU_AHB_ENDIAN);
-+ IFX_PCIE_PRINT(PCIE_MSG_REG, "%s IFX_RCU_AHB_ENDIAN: 0x%08x\n", __func__, IFX_REG_R32(IFX_RCU_AHB_ENDIAN));
-+}
-+
-+static inline void pcie_phy_pmu_enable(int pcie_port)
-+{
-+ struct clk *clk;
-+ clk = clk_get_sys("1d900000.pcie", "phy");
-+ clk_enable(clk);
-+
-+ //PCIE_PHY_PMU_SETUP(IFX_PMU_ENABLE);
-+}
-+
-+static inline void pcie_phy_pmu_disable(int pcie_port)
-+{
-+ struct clk *clk;
-+ clk = clk_get_sys("1d900000.pcie", "phy");
-+ clk_disable(clk);
-+
-+// PCIE_PHY_PMU_SETUP(IFX_PMU_DISABLE);
-+}
-+
-+static inline void pcie_pdi_big_endian(int pcie_port)
-+{
-+ u32 reg;
-+
-+ /* SRAM2PDI endianness control. */
-+ reg = IFX_REG_R32(IFX_RCU_AHB_ENDIAN);
-+ /* Config AHB->PCIe and PDI endianness */
-+ reg |= IFX_RCU_AHB_BE_PCIE_PDI;
-+ IFX_REG_W32(reg, IFX_RCU_AHB_ENDIAN);
-+}
-+
-+static inline void pcie_pdi_pmu_enable(int pcie_port)
-+{
-+ /* Enable PDI to access PCIe PHY register */
-+ struct clk *clk;
-+ clk = clk_get_sys("1d900000.pcie", "pdi");
-+ clk_enable(clk);
-+ //PDI_PMU_SETUP(IFX_PMU_ENABLE);
-+}
-+
-+static inline void pcie_core_rst_assert(int pcie_port)
-+{
-+ u32 reg;
-+
-+ reg = IFX_REG_R32(IFX_RCU_RST_REQ);
-+
-+ /* Reset PCIe PHY & Core, bit 22, bit 26 may be affected if write it directly */
-+ reg |= 0x00400000;
-+ IFX_REG_W32(reg, IFX_RCU_RST_REQ);
-+}
-+
-+static inline void pcie_core_rst_deassert(int pcie_port)
-+{
-+ u32 reg;
-+
-+ /* Make sure one micro-second delay */
-+ udelay(1);
-+
-+ /* Reset PCIe PHY & Core, bit 22 */
-+ reg = IFX_REG_R32(IFX_RCU_RST_REQ);
-+ reg &= ~0x00400000;
-+ IFX_REG_W32(reg, IFX_RCU_RST_REQ);
-+}
-+
-+static inline void pcie_phy_rst_assert(int pcie_port)
-+{
-+ u32 reg;
-+
-+ reg = IFX_REG_R32(IFX_RCU_RST_REQ);
-+ reg |= 0x00001000; /* Bit 12 */
-+ IFX_REG_W32(reg, IFX_RCU_RST_REQ);
-+}
-+
-+static inline void pcie_phy_rst_deassert(int pcie_port)
-+{
-+ u32 reg;
-+
-+ /* Make sure one micro-second delay */
-+ udelay(1);
-+
-+ reg = IFX_REG_R32(IFX_RCU_RST_REQ);
-+ reg &= ~0x00001000; /* Bit 12 */
-+ IFX_REG_W32(reg, IFX_RCU_RST_REQ);
-+}
-+
-+static inline void pcie_device_rst_assert(int pcie_port)
-+{
-+ printk("%s:%s[%d]\n", __FILE__, __func__, __LINE__);
-+ gpio_set_value(IFX_PCIE_GPIO_RESET, 0);
-+// ifx_gpio_output_clear(IFX_PCIE_GPIO_RESET, ifx_pcie_gpio_module_id);
-+}
-+
-+static inline void pcie_device_rst_deassert(int pcie_port)
-+{
-+ mdelay(100);
-+ printk("%s:%s[%d]\n", __FILE__, __func__, __LINE__);
-+ gpio_direction_output(IFX_PCIE_GPIO_RESET, 1);
-+// gpio_set_value(IFX_PCIE_GPIO_RESET, 1);
-+ //ifx_gpio_output_set(IFX_PCIE_GPIO_RESET, ifx_pcie_gpio_module_id);
-+}
-+
-+static inline void pcie_core_pmu_setup(int pcie_port)
-+{
-+ struct clk *clk;
-+ clk = clk_get_sys("1d900000.pcie", "ctl");
-+ clk_enable(clk);
-+ clk = clk_get_sys("1d900000.pcie", "bus");
-+ clk_enable(clk);
-+
-+ /* PCIe Core controller enabled */
-+// PCIE_CTRL_PMU_SETUP(IFX_PMU_ENABLE);
-+
-+ /* Enable PCIe L0 Clock */
-+// PCIE_L0_CLK_PMU_SETUP(IFX_PMU_ENABLE);
-+}
-+
-+static inline void pcie_msi_init(int pcie_port)
-+{
-+ struct clk *clk;
-+ pcie_msi_pic_init(pcie_port);
-+ clk = clk_get_sys("ltq_pcie", "msi");
-+ clk_enable(clk);
-+// MSI_PMU_SETUP(IFX_PMU_ENABLE);
-+}
-+
-+static inline u32
-+ifx_pcie_bus_nr_deduct(u32 bus_number, int pcie_port)
-+{
-+ u32 tbus_number = bus_number;
-+
-+#ifdef CONFIG_IFX_PCI
-+ if (pcibios_host_nr() > 1) {
-+ tbus_number -= pcibios_1st_host_bus_nr();
-+ }
-+#endif /* CONFIG_IFX_PCI */
-+ return tbus_number;
-+}
-+
-+static inline u32
-+ifx_pcie_bus_enum_hack(struct pci_bus *bus, u32 devfn, int where, u32 value, int pcie_port, int read)
-+{
-+ struct pci_dev *pdev;
-+ u32 tvalue = value;
-+
-+ /* Sanity check */
-+ pdev = pci_get_slot(bus, devfn);
-+ if (pdev == NULL) {
-+ return tvalue;
-+ }
-+
-+ /* Only care about PCI bridge */
-+ if (pdev->hdr_type != PCI_HEADER_TYPE_BRIDGE) {
-+ return tvalue;
-+ }
-+
-+ if (read) { /* Read hack */
-+ #ifdef CONFIG_IFX_PCI
-+ if (pcibios_host_nr() > 1) {
-+ tvalue = ifx_pcie_bus_enum_read_hack(where, tvalue);
-+ }
-+ #endif /* CONFIG_IFX_PCI */
-+ }
-+ else { /* Write hack */
-+ #ifdef CONFIG_IFX_PCI
-+ if (pcibios_host_nr() > 1) {
-+ tvalue = ifx_pcie_bus_enum_write_hack(where, tvalue);
-+ }
-+ #endif
-+ }
-+ return tvalue;
-+}
-+
-+#endif /* IFXMIPS_PCIE_VR9_H */
-+
---- a/arch/mips/pci/pci.c
-+++ b/arch/mips/pci/pci.c
-@@ -250,6 +250,31 @@ static int __init pcibios_init(void)
-
- subsys_initcall(pcibios_init);
-
-+int pcibios_host_nr(void)
-+{
-+ int count;
-+ struct pci_controller *hose;
-+ for (count = 0, hose = hose_head; hose; hose = hose->next, count++) {
-+ ;
-+ }
-+ return count;
-+}
-+EXPORT_SYMBOL(pcibios_host_nr);
-+
-+int pcibios_1st_host_bus_nr(void)
-+{
-+ int bus_nr = 0;
-+ struct pci_controller *hose = hose_head;
-+
-+ if (hose != NULL) {
-+ if (hose->bus != NULL) {
-+ bus_nr = hose->bus->number + 1;
-+ }
-+ }
-+ return bus_nr;
-+}
-+EXPORT_SYMBOL(pcibios_1st_host_bus_nr);
-+
- static int pcibios_enable_resources(struct pci_dev *dev, int mask)
- {
- u16 cmd, old_cmd;
---- a/drivers/pci/pcie/aer/Kconfig
-+++ b/drivers/pci/pcie/aer/Kconfig
-@@ -5,7 +5,7 @@
- config PCIEAER
- boolean "Root Port Advanced Error Reporting support"
- depends on PCIEPORTBUS
-- default y
-+ default n
- help
- This enables PCI Express Root Port Advanced Error Reporting
- (AER) driver support. Error reporting messages sent to Root
---- a/include/linux/pci.h
-+++ b/include/linux/pci.h
-@@ -1038,6 +1038,8 @@ void pci_walk_bus(struct pci_bus *top, i
- int pci_cfg_space_size_ext(struct pci_dev *dev);
- int pci_cfg_space_size(struct pci_dev *dev);
- unsigned char pci_bus_max_busnr(struct pci_bus *bus);
-+int pcibios_host_nr(void);
-+int pcibios_1st_host_bus_nr(void);
- void pci_setup_bridge(struct pci_bus *bus);
- resource_size_t pcibios_window_alignment(struct pci_bus *bus,
- unsigned long type);
---- a/include/linux/pci_ids.h
-+++ b/include/linux/pci_ids.h
-@@ -1040,6 +1040,12 @@
- #define PCI_DEVICE_ID_SGI_LITHIUM 0x1002
- #define PCI_DEVICE_ID_SGI_IOC4 0x100a
-
-+#define PCI_VENDOR_ID_INFINEON 0x15D1
-+#define PCI_DEVICE_ID_INFINEON_DANUBE 0x000F
-+#define PCI_DEVICE_ID_INFINEON_PCIE 0x0011
-+#define PCI_VENDOR_ID_LANTIQ 0x1BEF
-+#define PCI_DEVICE_ID_LANTIQ_PCIE 0x00
-+
- #define PCI_VENDOR_ID_WINBOND 0x10ad
- #define PCI_DEVICE_ID_WINBOND_82C105 0x0105
- #define PCI_DEVICE_ID_WINBOND_83C553 0x0565
projects / openwrt.git / blobdiff