target/linux/ifxmips/files/include/asm-mips/ifxmips/ifxmips.h

   1 /*
   2  *   This program is free software; you can redistribute it and/or modify
   3  *   it under the terms of the GNU General Public License as published by
   4  *   the Free Software Foundation; either version 2 of the License, or
   5  *   (at your option) any later version.
   6  *
   7  *   This program is distributed in the hope that it will be useful,
   8  *   but WITHOUT ANY WARRANTY; without even the implied warranty of
   9  *   MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  10  *   GNU General Public License for more details.
  11  *
  12  *   You should have received a copy of the GNU General Public License
  13  *   along with this program; if not, write to the Free Software
  14  *   Foundation, Inc., 59 Temple Place, Suite 330, Boston, MA 02111-1307, USA.
  15  *
  16  *   Copyright (C) 2005 infineon
  17  *   Copyright (C) 2007 John Crispin <blogic@openwrt.org>
  18  *
  19  */
  20 #ifndef _IFXMIPS_H__
  21 #define _IFXMIPS_H__
  22
  23
  24 /*------------ GENERAL */
  25
  26 #define BOARD_SYSTEM_TYPE               "IFXMIPS"
  27
  28 #define IOPORT_RESOURCE_START   0x10000000
  29 #define IOPORT_RESOURCE_END             0xffffffff
  30 #define IOMEM_RESOURCE_START    0x10000000
  31 #define IOMEM_RESOURCE_END              0xffffffff
  32
  33 #define IFXMIPS_FLASH_START     0x10000000
  34 #define IFXMIPS_FLASH_MAX       0x2000000
  35
  36
  37 /*------------ ASC1 */
  38
  39 #define IFXMIPS_ASC1_BASE_ADDR  (KSEG1 + 0x1E100C00)
  40
  41 /* FIFO status register */
  42 #define IFXMIPS_ASC1_FSTAT              ((u32*)(IFXMIPS_ASC1_BASE_ADDR + 0x0048))
  43 #define ASCFSTAT_TXFFLMASK              0x3F00
  44 #define ASCFSTAT_TXFFLOFF               8
  45
  46 /* ASC1 transmit buffer */
  47 #define IFXMIPS_ASC1_TBUF               ((u32*)(IFXMIPS_ASC1_BASE_ADDR + 0x0020))
  48
  49 /* channel operating modes */
  50 #define ASCOPT_CSIZE                    0x3
  51 #define ASCOPT_CS7                              0x1
  52 #define ASCOPT_CS8                              0x2
  53 #define ASCOPT_PARENB                   0x4
  54 #define ASCOPT_STOPB                    0x8
  55 #define ASCOPT_PARODD                   0x0
  56 #define ASCOPT_CREAD                    0x20
  57
  58 /* hardware modified control register */
  59 #define IFXMIPS_ASC1_WHBSTATE   ((u32*)(IFXMIPS_ASC1_BASE_ADDR + 0x0018))
  60
  61 /* receive buffer register */
  62 #define IFXMIPS_ASC1_RBUF               ((u32*)(IFXMIPS_ASC1_BASE_ADDR + 0x0024))
  63
  64 /* status register */
  65 #define IFXMIPS_ASC1_STATE              ((u32*)(IFXMIPS_ASC1_BASE_ADDR + 0x0014))
  66
  67 /* interrupt control */
  68 #define IFXMIPS_ASC1_IRNCR              ((u32*)(IFXMIPS_ASC1_BASE_ADDR + 0x00F8))
  69
  70 #define ASC_IRNCR_TIR                   0x4
  71 #define ASC_IRNCR_RIR                   0x2
  72 #define ASC_IRNCR_EIR                   0x4
  73
  74 /* clock control */
  75 #define IFXMIPS_ASC1_CLC                        ((u32*)(IFXMIPS_ASC1_BASE_ADDR + 0x0000))
  76
  77 #define IFXMIPS_ASC1_CLC_DISS   0x2
  78
  79 /* port input select register */
  80 #define IFXMIPS_ASC1_PISEL              ((u32*)(IFXMIPS_ASC1_BASE_ADDR + 0x0004))
  81
  82 /* tx fifo */
  83 #define IFXMIPS_ASC1_TXFCON             ((u32*)(IFXMIPS_ASC1_BASE_ADDR + 0x0044))
  84
  85 /* rx fifo */
  86 #define IFXMIPS_ASC1_RXFCON             ((u32*)(IFXMIPS_ASC1_BASE_ADDR + 0x0040))
  87
  88 /* control */
  89 #define IFXMIPS_ASC1_CON                        ((u32*)(IFXMIPS_ASC1_BASE_ADDR + 0x0010))
  90
  91 /* timer reload */
  92 #define IFXMIPS_ASC1_BG                 ((u32*)(IFXMIPS_ASC1_BASE_ADDR + 0x0050))
  93
  94 /* int enable */
  95 #define IFXMIPS_ASC1_IRNREN             ((u32*)(IFXMIPS_ASC1_BASE_ADDR + 0x00F4))
  96
  97 #define ASC_IRNREN_RX_BUF               0x8
  98 #define ASC_IRNREN_TX_BUF               0x4
  99 #define ASC_IRNREN_ERR                  0x2
 100 #define ASC_IRNREN_TX                   0x1
 101
 102
 103 /*------------ RCU */
 104
 105 #define IFXMIPS_RCU_BASE_ADDR   0xBF203000
 106
 107 /* reset request */
 108 #define IFXMIPS_RCU_REQ                 ((u32*)(IFXMIPS_RCU_BASE_ADDR + 0x0010))
 109 #define IFXMIPS_RST_ALL                 0x40000000
 110
 111 #define IFXMIPS_RCU_RST_REQ_DFE (1 << 7)
 112 #define IFXMIPS_RCU_RST_REQ_AFE (1 << 11)
 113 #define IFXMIPS_RCU_RST_REQ_ARC_JTAG    (1 << 20)
 114
 115 /*------------ MCD */
 116
 117 #define IFXMIPS_MCD_BASE_ADDR   (KSEG1 + 0x1F106000)
 118
 119 /* chip id */
 120 #define IFXMIPS_MCD_CHIPID              ((u32*)(IFXMIPS_MCD_BASE_ADDR + 0x0028))
 121
 122
 123 /*------------ GPTU */
 124
 125 #define IFXMIPS_GPTU_BASE_ADDR  0xB8000300
 126
 127 /* clock control register */
 128 #define IFXMIPS_GPTU_GPT_CLC            ((u32*)(IFXMIPS_GPTU_BASE_ADDR + 0x0000))
 129
 130 /* captur reload register */
 131 #define IFXMIPS_GPTU_GPT_CAPREL ((u32*)(IFXMIPS_GPTU_BASE_ADDR + 0x0030))
 132
 133 /* timer 6 control register */
 134 #define IFXMIPS_GPTU_GPT_T6CON  ((u32*)(IFXMIPS_GPTU_BASE_ADDR + 0x0020))
 135
 136
 137 /*------------ EBU */
 138
 139 #define IFXMIPS_EBU_BASE_ADDR   0xBE105300
 140
 141 /* bus configuration register */
 142 #define IFXMIPS_EBU_BUSCON0             ((u32*)(IFXMIPS_EBU_BASE_ADDR + 0x0060))
 143 #define IFXMIPS_EBU_PCC_CON             ((u32*)(IFXMIPS_EBU_BASE_ADDR + 0x0090))
 144 #define IFXMIPS_EBU_PCC_IEN             ((u32*)(IFXMIPS_EBU_BASE_ADDR + 0x00A4))
 145 #define IFXMIPS_EBU_PCC_ISTAT   ((u32*)(IFXMIPS_EBU_BASE_ADDR + 0x00A0))
 146
 147
 148 /*------------ CGU */
 149
 150 #define IFXMIPS_CGU_BASE_ADDR   0xBF103000
 151
 152 /* clock mux */
 153 #define IFXMIPS_CGU_SYS                 ((u32*)(IFXMIPS_CGU_BASE_ADDR + 0x0010))
 154 #define IFXMIPS_CGU_IFCCR               ((u32*)(IFXMIPS_CGU_BASE_ADDR + 0x0018))
 155 #define IFXMIPS_CGU_PCICR               ((u32*)(IFXMIPS_CGU_BASE_ADDR + 0x0034))
 156
 157 #define CLOCK_60M                               60000000
 158 #define CLOCK_83M                               83333333
 159 #define CLOCK_111M                              111111111
 160 #define CLOCK_133M                              133333333
 161 #define CLOCK_167M                              166666667
 162 #define CLOCK_333M                              333333333
 163
 164
 165 /*------------ CGU */
 166
 167 #define IFXMIPS_PMU_BASE_ADDR   (KSEG1 + 0x1F102000)
 168
 169 #define IFXMIPS_PMU_PWDCR               ((u32*)(IFXMIPS_PMU_BASE_ADDR + 0x001C))
 170 #define IFXMIPS_PMU_PWDSR               ((u32*)(IFXMIPS_PMU_BASE_ADDR + 0x0020))
 171
 172
 173 /*------------ ICU */
 174
 175 #define IFXMIPS_ICU_BASE_ADDR   0xBF880200
 176
 177
 178 #define IFXMIPS_ICU_IM0_ISR             ((u32*)(IFXMIPS_ICU_BASE_ADDR + 0x0000))
 179 #define IFXMIPS_ICU_IM0_IER             ((u32*)(IFXMIPS_ICU_BASE_ADDR + 0x0008))
 180 #define IFXMIPS_ICU_IM0_IOSR            ((u32*)(IFXMIPS_ICU_BASE_ADDR + 0x0010))
 181 #define IFXMIPS_ICU_IM0_IRSR            ((u32*)(IFXMIPS_ICU_BASE_ADDR + 0x0018))
 182 #define IFXMIPS_ICU_IM0_IMR             ((u32*)(IFXMIPS_ICU_BASE_ADDR + 0x0020))
 183
 184 #define IFXMIPS_ICU_IM1_ISR             ((u32*)(IFXMIPS_ICU_BASE_ADDR + 0x0028))
 185
 186 #define IFXMIPS_ICU_OFFSET              (IFXMIPS_ICU_IM1_ISR - IFXMIPS_ICU_IM0_ISR)
 187
 188
 189 /*------------ ETOP */
 190
 191 #define IFXMIPS_PPE32_BASE_ADDR 0xBE180000
 192
 193 #define ETHERNET_PACKET_DMA_BUFFER_SIZE         0x600
 194
 195 #define IFXMIPS_PPE32_MEM_MAP   ((u32*)(IFXMIPS_PPE32_BASE_ADDR + 0x10000))
 196 #define IFXMIPS_PPE32_SRST              ((u32*)(IFXMIPS_PPE32_BASE_ADDR + 0x10080))
 197
 198 #define MII_MODE 1
 199 #define REV_MII_MODE 2
 200
 201 /* mdio access */
 202 #define IFXMIPS_PPE32_MDIO_ACC  ((u32*)(IFXMIPS_PPE32_MEM_MAP + 0x1804))
 203
 204 #define MDIO_ACC_REQUEST                0x80000000
 205 #define MDIO_ACC_READ                   0x40000000
 206 #define MDIO_ACC_ADDR_MASK              0x1f
 207 #define MDIO_ACC_ADDR_OFFSET    0x15
 208 #define MDIO_ACC_REG_MASK               0xff
 209 #define MDIO_ACC_REG_OFFSET             0x10
 210 #define MDIO_ACC_VAL_MASK               0xffff
 211
 212 /* configuration */
 213 #define IFXMIPS_PPE32_CFG               ((u32*)(IFXMIPS_PPE32_MEM_MAP + 0x1808))
 214
 215 #define PPE32_MII_MASK                  0xfffffffc
 216 #define PPE32_MII_NORMAL                0x8
 217 #define PPE32_MII_REVERSE               0xe
 218
 219 /* packet length */
 220 #define IFXMIPS_PPE32_IG_PLEN_CTRL      ((u32*)(IFXMIPS_PPE32_MEM_MAP + 0x1820))
 221
 222 #define PPE32_PLEN_OVER                 0x5ee
 223 #define PPE32_PLEN_UNDER                0x400000
 224
 225 /* enet */
 226 #define IFXMIPS_PPE32_ENET_MAC_CFG      ((u32*)(IFXMIPS_PPE32_MEM_MAP + 0x1840))
 227
 228 #define PPE32_CGEN                              0x800
 229
 230
 231 /*------------ DMA */
 232 #define IFXMIPS_DMA_BASE_ADDR   0xBE104100
 233
 234 #define IFXMIPS_DMA_CS                  ((u32*)(IFXMIPS_DMA_BASE_ADDR + 0x18))
 235 #define IFXMIPS_DMA_CIE                 ((u32*)(IFXMIPS_DMA_BASE_ADDR + 0x2C))
 236 #define IFXMIPS_DMA_IRNEN               ((u32*)(IFXMIPS_DMA_BASE_ADDR + 0xf4))
 237 #define IFXMIPS_DMA_CCTRL               ((u32*)(IFXMIPS_DMA_BASE_ADDR + 0x1C))
 238 #define IFXMIPS_DMA_CIS                 ((u32*)(IFXMIPS_DMA_BASE_ADDR + 0x28))
 239 #define IFXMIPS_DMA_CDLEN               ((u32*)(IFXMIPS_DMA_BASE_ADDR + 0x24))
 240 #define IFXMIPS_DMA_PS                  ((u32*)(IFXMIPS_DMA_BASE_ADDR + 0x40))
 241 #define IFXMIPS_DMA_PCTRL               ((u32*)(IFXMIPS_DMA_BASE_ADDR + 0x44))
 242 #define IFXMIPS_DMA_CTRL                        ((u32*)(IFXMIPS_DMA_BASE_ADDR + 0x10))
 243 #define IFXMIPS_DMA_CPOLL               ((u32*)(IFXMIPS_DMA_BASE_ADDR + 0x14))
 244 #define IFXMIPS_DMA_CDBA                        ((u32*)(IFXMIPS_DMA_BASE_ADDR + 0x20))
 245
 246
 247 /*------------ PCI */
 248 #define PCI_CR_PR_BASE_ADDR             (KSEG1 + 0x1E105400)
 249
 250 #define PCI_CR_FCI_ADDR_MAP0    ((u32*)(PCI_CR_PR_BASE_ADDR + 0x00C0))
 251 #define PCI_CR_FCI_ADDR_MAP1    ((u32*)(PCI_CR_PR_BASE_ADDR + 0x00C4))
 252 #define PCI_CR_FCI_ADDR_MAP2    ((u32*)(PCI_CR_PR_BASE_ADDR + 0x00C8))
 253 #define PCI_CR_FCI_ADDR_MAP3    ((u32*)(PCI_CR_PR_BASE_ADDR + 0x00CC))
 254 #define PCI_CR_FCI_ADDR_MAP4    ((u32*)(PCI_CR_PR_BASE_ADDR + 0x00D0))
 255 #define PCI_CR_FCI_ADDR_MAP5    ((u32*)(PCI_CR_PR_BASE_ADDR + 0x00D4))
 256 #define PCI_CR_FCI_ADDR_MAP6    ((u32*)(PCI_CR_PR_BASE_ADDR + 0x00D8))
 257 #define PCI_CR_FCI_ADDR_MAP7    ((u32*)(PCI_CR_PR_BASE_ADDR + 0x00DC))
 258 #define PCI_CR_CLK_CTRL                 ((u32*)(PCI_CR_PR_BASE_ADDR + 0x0000))
 259 #define PCI_CR_PCI_MOD                  ((u32*)(PCI_CR_PR_BASE_ADDR + 0x0030))
 260 #define PCI_CR_PC_ARB                   ((u32*)(PCI_CR_PR_BASE_ADDR + 0x0080))
 261 #define PCI_CR_FCI_ADDR_MAP11hg ((u32*)(PCI_CR_PR_BASE_ADDR + 0x00E4))
 262 #define PCI_CR_BAR11MASK                ((u32*)(PCI_CR_PR_BASE_ADDR + 0x0044))
 263 #define PCI_CR_BAR12MASK                ((u32*)(PCI_CR_PR_BASE_ADDR + 0x0048))
 264 #define PCI_CR_BAR13MASK                ((u32*)(PCI_CR_PR_BASE_ADDR + 0x004C))
 265 #define PCI_CS_BASE_ADDR1               ((u32*)(PCI_CS_PR_BASE_ADDR + 0x0010))
 266 #define PCI_CR_PCI_ADDR_MAP11   ((u32*)(PCI_CR_PR_BASE_ADDR + 0x0064))
 267 #define PCI_CR_FCI_BURST_LENGTH ((u32*)(PCI_CR_PR_BASE_ADDR + 0x00E8))
 268 #define PCI_CR_PCI_EOI                  ((u32*)(PCI_CR_PR_BASE_ADDR + 0x002C))
 269
 270 #define PCI_CS_PR_BASE_ADDR             (KSEG1 + 0x17000000)
 271
 272 #define PCI_CS_STS_CMD                  ((u32*)(PCI_CS_PR_BASE_ADDR + 0x0004))
 273
 274 #define PCI_MASTER0_REQ_MASK_2BITS      8
 275 #define PCI_MASTER1_REQ_MASK_2BITS      10
 276 #define PCI_MASTER2_REQ_MASK_2BITS      12
 277 #define INTERNAL_ARB_ENABLE_BIT         0
 278
 279
 280 /*------------ WDT */
 281
 282 #define IFXMIPS_WDT_BASE_ADDR   (KSEG1 + 0x1F880000)
 283
 284 #define IFXMIPS_BIU_WDT_CR              ((u32*)(IFXMIPS_WDT_BASE_ADDR + 0x03F0))
 285 #define IFXMIPS_BIU_WDT_SR              ((u32*)(IFXMIPS_WDT_BASE_ADDR + 0x03F8))
 286
 287 #define IFXMIPS_BIU_WDT_CR_GEN                          (1 << 31)
 288 #define IFXMIPS_BIU_WDT_CR_DSEN                         (1 << 30)
 289 #define IFXMIPS_BIU_WDT_CR_LPEN                         (1 << 29)
 290
 291 #define IFXMIPS_BIU_WDT_CR_CLKDIV_GET(value) (((value) >> 24) & ((1 << 2) - 1))
 292 #define IFXMIPS_BIU_WDT_CR_PWL_GET(value)       (((value) >> 26) & ((1 << 2) - 1))
 293 #define IFXMIPS_BIU_WDT_CR_PWL_SET(value)       ((((1 << 2) - 1) & (value)) << 26)
 294 #define IFXMIPS_BIU_WDT_CR_PW_SET(value)                (((( 1 << 8) - 1) & (value)) << 16)
 295 #define IFXMIPS_BIU_WDT_CR_CLKDIV_SET(value)    (((( 1 << 2) - 1) & (value)) << 24)
 296 #define IFXMIPS_BIU_WDT_CR_RELOAD_SET(value)    (((( 1 << 16) - 1) & (value)) << 0)
 297
 298
 299 /*------------ LED */
 300
 301 #define IFXMIPS_LED_BASE_ADDR   (KSEG1 + 0x1E100BB0)
 302 #define IFXMIPS_LED_CON0                        ((u32*)(IFXMIPS_LED_BASE_ADDR + 0x0000))
 303 #define IFXMIPS_LED_CON1                        ((u32*)(IFXMIPS_LED_BASE_ADDR + 0x0004))
 304 #define IFXMIPS_LED_CPU0                        ((u32*)(IFXMIPS_LED_BASE_ADDR + 0x0008))
 305 #define IFXMIPS_LED_CPU1                        ((u32*)(IFXMIPS_LED_BASE_ADDR + 0x000C))
 306 #define IFXMIPS_LED_AR                  ((u32*)(IFXMIPS_LED_BASE_ADDR + 0x0010))
 307
 308 #define LED_CON0_SWU                    (1 << 31)
 309 #define LED_CON0_AD1                    (1 << 25)
 310 #define LED_CON0_AD0                    (1 << 24)
 311
 312 #define IFXMIPS_LED_2HZ          (0)
 313 #define IFXMIPS_LED_4HZ          (1 << 23)
 314 #define IFXMIPS_LED_8HZ          (2 << 23)
 315 #define IFXMIPS_LED_10HZ         (3 << 23)
 316 #define IFXMIPS_LED_MASK         (0xf << 23)
 317
 318 #define IFXMIPS_LED_UPD_SRC_FPI  (1 << 31)
 319 #define IFXMIPS_LED_UPD_MASK     (3 << 30)
 320 #define IFXMIPS_LED_ADSL_SRC            (3 << 24)
 321
 322 #define IFXMIPS_LED_GROUP0              (1 << 0)
 323 #define IFXMIPS_LED_GROUP1              (1 << 1)
 324 #define IFXMIPS_LED_GROUP2              (1 << 2)
 325
 326 #define IFXMIPS_LED_RISING              0
 327 #define IFXMIPS_LED_FALLING             (1 << 26)
 328 #define IFXMIPS_LED_EDGE_MASK   (1 << 26)
 329
 330
 331 /*------------ GPIO */
 332
 333 #define IFXMIPS_GPIO_BASE_ADDR  (0xBE100B00)
 334
 335 #define IFXMIPS_GPIO_P0_OUT             ((u32*)(IFXMIPS_GPIO_BASE_ADDR + 0x0010))
 336 #define IFXMIPS_GPIO_P1_OUT             ((u32*)(IFXMIPS_GPIO_BASE_ADDR + 0x0040))
 337 #define IFXMIPS_GPIO_P0_IN              ((u32*)(IFXMIPS_GPIO_BASE_ADDR + 0x0014))
 338 #define IFXMIPS_GPIO_P1_IN              ((u32*)(IFXMIPS_GPIO_BASE_ADDR + 0x0044))
 339 #define IFXMIPS_GPIO_P0_DIR             ((u32*)(IFXMIPS_GPIO_BASE_ADDR + 0x0018))
 340 #define IFXMIPS_GPIO_P1_DIR             ((u32*)(IFXMIPS_GPIO_BASE_ADDR + 0x0048))
 341 #define IFXMIPS_GPIO_P0_ALTSEL0 ((u32*)(IFXMIPS_GPIO_BASE_ADDR + 0x001C))
 342 #define IFXMIPS_GPIO_P1_ALTSEL0 ((u32*)(IFXMIPS_GPIO_BASE_ADDR + 0x004C))
 343 #define IFXMIPS_GPIO_P0_ALTSEL1 ((u32*)(IFXMIPS_GPIO_BASE_ADDR + 0x0020))
 344 #define IFXMIPS_GPIO_P1_ALTSEL1 ((u32*)(IFXMIPS_GPIO_BASE_ADDR + 0x0050))
 345 #define IFXMIPS_GPIO_P0_OD              ((u32*)(IFXMIPS_GPIO_BASE_ADDR + 0x0024))
 346 #define IFXMIPS_GPIO_P1_OD              ((u32*)(IFXMIPS_GPIO_BASE_ADDR + 0x0054))
 347 #define IFXMIPS_GPIO_P0_STOFF   ((u32*)(IFXMIPS_GPIO_BASE_ADDR + 0x0028))
 348 #define IFXMIPS_GPIO_P1_STOFF   ((u32*)(IFXMIPS_GPIO_BASE_ADDR + 0x0058))
 349 #define IFXMIPS_GPIO_P0_PUDSEL  ((u32*)(IFXMIPS_GPIO_BASE_ADDR + 0x002C))
 350 #define IFXMIPS_GPIO_P1_PUDSEL  ((u32*)(IFXMIPS_GPIO_BASE_ADDR + 0x005C))
 351 #define IFXMIPS_GPIO_P0_PUDEN   ((u32*)(IFXMIPS_GPIO_BASE_ADDR + 0x0030))
 352 #define IFXMIPS_GPIO_P1_PUDEN   ((u32*)(IFXMIPS_GPIO_BASE_ADDR + 0x0060))
 353
 354
 355 /*------------ SSC */
 356
 357 #define IFXMIPS_SSC_BASE_ADDR   (KSEG1 + 0x1e100800)
 358
 359
 360 #define IFXMIPS_SSC_CLC                 ((u32*)(IFXMIPS_SSC_BASE_ADDR + 0x0000))
 361 #define IFXMIPS_SSC_IRN                 ((u32*)(IFXMIPS_SSC_BASE_ADDR + 0x00F4))
 362 #define IFXMIPS_SSC_SFCON               ((u32*)(IFXMIPS_SSC_BASE_ADDR + 0x0060))
 363 #define IFXMIPS_SSC_WHBGPOSTAT  ((u32*)(IFXMIPS_SSC_BASE_ADDR + 0x0078))
 364 #define IFXMIPS_SSC_STATE       ((u32*)(IFXMIPS_SSC_BASE_ADDR + 0x0014))
 365 #define IFXMIPS_SSC_WHBSTATE    ((u32*)(IFXMIPS_SSC_BASE_ADDR + 0x0018))
 366 #define IFXMIPS_SSC_FSTAT               ((u32*)(IFXMIPS_SSC_BASE_ADDR + 0x0038))
 367 #define IFXMIPS_SSC_ID                  ((u32*)(IFXMIPS_SSC_BASE_ADDR + 0x0008))
 368 #define IFXMIPS_SSC_TB                  ((u32*)(IFXMIPS_SSC_BASE_ADDR + 0x0020))
 369 #define IFXMIPS_SSC_RXFCON              ((u32*)(IFXMIPS_SSC_BASE_ADDR + 0x0030))
 370 #define IFXMIPS_SSC_TXFCON              ((u32*)(IFXMIPS_SSC_BASE_ADDR + 0x0034))
 371 #define IFXMIPS_SSC_CON                 ((u32*)(IFXMIPS_SSC_BASE_ADDR + 0x0010))
 372 #define IFXMIPS_SSC_GPOSTAT             ((u32*)(IFXMIPS_SSC_BASE_ADDR + 0x0074))
 373 #define IFXMIPS_SSC_RB                  ((u32*)(IFXMIPS_SSC_BASE_ADDR + 0x0024))
 374 #define IFXMIPS_SSC_RXCNT               ((u32*)(IFXMIPS_SSC_BASE_ADDR + 0x0084))
 375 #define IFXMIPS_SSC_GPOCON              ((u32*)(IFXMIPS_SSC_BASE_ADDR + 0x0070))
 376 #define IFXMIPS_SSC_BR                  ((u32*)(IFXMIPS_SSC_BASE_ADDR + 0x0040))
 377 #define IFXMIPS_SSC_RXREQ               ((u32*)(IFXMIPS_SSC_BASE_ADDR + 0x0080))
 378 #define IFXMIPS_SSC_SFSTAT              ((u32*)(IFXMIPS_SSC_BASE_ADDR + 0x0064))
 379 #define IFXMIPS_SSC_RXCNT               ((u32*)(IFXMIPS_SSC_BASE_ADDR + 0x0084))
 380
 381
 382 /*------------ MEI */
 383
 384 #define IFXMIPS_MEI_BASE_ADDR   (0xBE116000)
 385
 386 #define MEI_DATA_XFR                    ((u32*)(IFXMIPS_MEI_BASE_ADDR + 0x0000))
 387 #define MEI_VERSION                             ((u32*)(IFXMIPS_MEI_BASE_ADDR + 0x0004))
 388 #define MEI_ARC_GP_STAT                 ((u32*)(IFXMIPS_MEI_BASE_ADDR + 0x0008))
 389 #define MEI_DATA_XFR_STAT               ((u32*)(IFXMIPS_MEI_BASE_ADDR + 0x000C))
 390 #define MEI_XFR_ADDR                    ((u32*)(IFXMIPS_MEI_BASE_ADDR + 0x0010))
 391 #define MEI_MAX_WAIT                    ((u32*)(IFXMIPS_MEI_BASE_ADDR + 0x0014))
 392 #define MEI_TO_ARC_INT                  ((u32*)(IFXMIPS_MEI_BASE_ADDR + 0x0018))
 393 #define ARC_TO_MEI_INT                  ((u32*)(IFXMIPS_MEI_BASE_ADDR + 0x001C))
 394 #define ARC_TO_MEI_INT_MASK             ((u32*)(IFXMIPS_MEI_BASE_ADDR + 0x0020))
 395 #define MEI_DEBUG_WAD                   ((u32*)(IFXMIPS_MEI_BASE_ADDR + 0x0024))
 396 #define MEI_DEBUG_RAD                   ((u32*)(IFXMIPS_MEI_BASE_ADDR + 0x0028))
 397 #define MEI_DEBUG_DATA                  ((u32*)(IFXMIPS_MEI_BASE_ADDR + 0x002C))
 398 #define MEI_DEBUG_DEC                   ((u32*)(IFXMIPS_MEI_BASE_ADDR + 0x0030))
 399 #define MEI_CONFIG                              ((u32*)(IFXMIPS_MEI_BASE_ADDR + 0x0034))
 400 #define MEI_RST_CONTROL                 ((u32*)(IFXMIPS_MEI_BASE_ADDR + 0x0038))
 401 #define MEI_DBG_MASTER                  ((u32*)(IFXMIPS_MEI_BASE_ADDR + 0x003C))
 402 #define MEI_CLK_CONTROL                 ((u32*)(IFXMIPS_MEI_BASE_ADDR + 0x0040))
 403 #define MEI_BIST_CONTROL                ((u32*)(IFXMIPS_MEI_BASE_ADDR + 0x0044))
 404 #define MEI_BIST_STAT                   ((u32*)(IFXMIPS_MEI_BASE_ADDR + 0x0048))
 405 #define MEI_XDATA_BASE_SH               ((u32*)(IFXMIPS_MEI_BASE_ADDR + 0x004c))
 406 #define MEI_XDATA_BASE                  ((u32*)(IFXMIPS_MEI_BASE_ADDR + 0x0050))
 407 #define MEI_XMEM_BAR_BASE               ((u32*)(IFXMIPS_MEI_BASE_ADDR + 0x0054))
 408 #define MEI_XMEM_BAR0                   ((u32*)(IFXMIPS_MEI_BASE_ADDR + 0x0054))
 409 #define MEI_XMEM_BAR1                   ((u32*)(IFXMIPS_MEI_BASE_ADDR + 0x0058))
 410 #define MEI_XMEM_BAR2                   ((u32*)(IFXMIPS_MEI_BASE_ADDR + 0x005C))
 411 #define MEI_XMEM_BAR3                   ((u32*)(IFXMIPS_MEI_BASE_ADDR + 0x0060))
 412 #define MEI_XMEM_BAR4                   ((u32*)(IFXMIPS_MEI_BASE_ADDR + 0x0064))
 413 #define MEI_XMEM_BAR5                   ((u32*)(IFXMIPS_MEI_BASE_ADDR + 0x0068))
 414 #define MEI_XMEM_BAR6                   ((u32*)(IFXMIPS_MEI_BASE_ADDR + 0x006C))
 415 #define MEI_XMEM_BAR7                   ((u32*)(IFXMIPS_MEI_BASE_ADDR + 0x0070))
 416 #define MEI_XMEM_BAR8                   ((u32*)(IFXMIPS_MEI_BASE_ADDR + 0x0074))
 417 #define MEI_XMEM_BAR9                   ((u32*)(IFXMIPS_MEI_BASE_ADDR + 0x0078))
 418 #define MEI_XMEM_BAR10                  ((u32*)(IFXMIPS_MEI_BASE_ADDR + 0x007C))
 419 #define MEI_XMEM_BAR11                  ((u32*)(IFXMIPS_MEI_BASE_ADDR + 0x0080))
 420 #define MEI_XMEM_BAR12                  ((u32*)(IFXMIPS_MEI_BASE_ADDR + 0x0084))
 421 #define MEI_XMEM_BAR13                  ((u32*)(IFXMIPS_MEI_BASE_ADDR + 0x0088))
 422 #define MEI_XMEM_BAR14                  ((u32*)(IFXMIPS_MEI_BASE_ADDR + 0x008C))
 423 #define MEI_XMEM_BAR15                  ((u32*)(IFXMIPS_MEI_BASE_ADDR + 0x0090))
 424 #define MEI_XMEM_BAR16                  ((u32*)(IFXMIPS_MEI_BASE_ADDR + 0x0094))
 425
 426
 427 /*------------ FUSE */
 428
 429 #define IFXMIPS_FUSE_BASE_ADDR  (KSEG1 + 0x1F107354)
 430
 431
 432 /*------------ MPS */
 433
 434 #define IFXMIPS_MPS_BASE_ADDR   (KSEG1 + 0x1F107000)
 435
 436 #define IFXMIPS_MPS_CHIPID              ((u32*)(IFXMIPS_MPS_BASE_ADDR + 0x0344))
 437
 438 #endif