target/linux/ar71xx/files/include/asm-mips/mach-ar71xx/ar71xx.h

   1 /*
   2  *  Atheros AR71xx SoC specific definitions
   3  *
   4  *  Copyright (C) 2008 Gabor Juhos <juhosg@openwrt.org>
   5  *  Copyright (C) 2008 Imre Kaloz <kaloz@openwrt.org>
   6  *
   7  *  Parts of this file are based on Atheros' 2.6.15 BSP
   8  *
   9  *  This program is free software; you can redistribute it and/or modify it
  10  *  under the terms of the GNU General Public License version 2 as published
  11  *  by the Free Software Foundation.
  12  */
  13
  14 #ifndef __ASM_MACH_AR71XX_H
  15 #define __ASM_MACH_AR71XX_H
  16
  17 #include <linux/types.h>
  18 #include <linux/init.h>
  19 #include <linux/io.h>
  20 #include <linux/bitops.h>
  21
  22 #ifndef __ASSEMBLER__
  23
  24 #define AR71XX_PCI_MEM_BASE     0x10000000
  25 #define AR71XX_PCI_MEM_SIZE     0x08000000
  26 #define AR71XX_APB_BASE         0x18000000
  27 #define AR71XX_GE0_BASE         0x19000000
  28 #define AR71XX_GE0_SIZE         0x01000000
  29 #define AR71XX_GE1_BASE         0x1a000000
  30 #define AR71XX_GE1_SIZE         0x01000000
  31 #define AR71XX_EHCI_BASE        0x1b000000
  32 #define AR71XX_EHCI_SIZE        0x01000000
  33 #define AR71XX_OHCI_BASE        0x1c000000
  34 #define AR71XX_OHCI_SIZE        0x01000000
  35 #define AR71XX_SPI_BASE         0x1f000000
  36 #define AR71XX_SPI_SIZE         0x01000000
  37
  38 #define AR71XX_DDR_CTRL_BASE    (AR71XX_APB_BASE + 0x00000000)
  39 #define AR71XX_DDR_CTRL_SIZE    0x10000
  40 #define AR71XX_CPU_BASE         (AR71XX_APB_BASE + 0x00010000)
  41 #define AR71XX_UART_BASE        (AR71XX_APB_BASE + 0x00020000)
  42 #define AR71XX_UART_SIZE        0x10000
  43 #define AR71XX_USB_CTRL_BASE    (AR71XX_APB_BASE + 0x00030000)
  44 #define AR71XX_USB_CTRL_SIZE    0x10000
  45 #define AR71XX_GPIO_BASE        (AR71XX_APB_BASE + 0x00040000)
  46 #define AR71XX_GPIO_SIZE        0x10000
  47 #define AR71XX_PLL_BASE         (AR71XX_APB_BASE + 0x00050000)
  48 #define AR71XX_PLL_SIZE         0x10000
  49 #define AR71XX_RESET_BASE       (AR71XX_APB_BASE + 0x00060000)
  50 #define AR71XX_RESET_SIZE       0x10000
  51 #define AR71XX_MII_BASE         (AR71XX_APB_BASE + 0x00070000)
  52 #define AR71XX_MII_SIZE         0x10000
  53 #define AR71XX_SLIC_BASE        (AR71XX_APB_BASE + 0x00090000)
  54 #define AR71XX_SLIC_SIZE        0x10000
  55 #define AR71XX_DMA_BASE         (AR71XX_APB_BASE + 0x000A0000)
  56 #define AR71XX_DMA_SIZE         0x10000
  57 #define AR71XX_STEREO_BASE      (AR71XX_APB_BASE + 0x000B0000)
  58 #define AR71XX_STEREO_SIZE      0x10000
  59
  60 #define AR71XX_CPU_IRQ_BASE     0
  61 #define AR71XX_MISC_IRQ_BASE    8
  62 #define AR71XX_MISC_IRQ_COUNT   8
  63 #define AR71XX_GPIO_IRQ_BASE    16
  64 #define AR71XX_GPIO_IRQ_COUNT   16
  65 #define AR71XX_PCI_IRQ_BASE     32
  66 #define AR71XX_PCI_IRQ_COUNT    4
  67
  68 #define AR71XX_CPU_IRQ_PCI      (AR71XX_CPU_IRQ_BASE + 2)
  69 #define AR71XX_CPU_IRQ_USB      (AR71XX_CPU_IRQ_BASE + 3)
  70 #define AR71XX_CPU_IRQ_GE0      (AR71XX_CPU_IRQ_BASE + 4)
  71 #define AR71XX_CPU_IRQ_GE1      (AR71XX_CPU_IRQ_BASE + 5)
  72 #define AR71XX_CPU_IRQ_MISC     (AR71XX_CPU_IRQ_BASE + 6)
  73 #define AR71XX_CPU_IRQ_TIMER    (AR71XX_CPU_IRQ_BASE + 7)
  74
  75 #define AR71XX_MISC_IRQ_TIMER   (AR71XX_MISC_IRQ_BASE + 0)
  76 #define AR71XX_MISC_IRQ_ERROR   (AR71XX_MISC_IRQ_BASE + 1)
  77 #define AR71XX_MISC_IRQ_GPIO    (AR71XX_MISC_IRQ_BASE + 2)
  78 #define AR71XX_MISC_IRQ_UART    (AR71XX_MISC_IRQ_BASE + 3)
  79 #define AR71XX_MISC_IRQ_WDOG    (AR71XX_MISC_IRQ_BASE + 4)
  80 #define AR71XX_MISC_IRQ_PERFC   (AR71XX_MISC_IRQ_BASE + 5)
  81 #define AR71XX_MISC_IRQ_OHCI    (AR71XX_MISC_IRQ_BASE + 6)
  82 #define AR71XX_MISC_IRQ_DMA     (AR71XX_MISC_IRQ_BASE + 7)
  83
  84 #define AR71XX_GPIO_IRQ(_x)     (AR71XX_GPIO_IRQ_BASE + (_x))
  85
  86 #define AR71XX_PCI_IRQ_DEV0     (AR71XX_PCI_IRQ_BASE + 0)
  87 #define AR71XX_PCI_IRQ_DEV1     (AR71XX_PCI_IRQ_BASE + 1)
  88 #define AR71XX_PCI_IRQ_DEV2     (AR71XX_PCI_IRQ_BASE + 2)
  89 #define AR71XX_PCI_IRQ_CORE     (AR71XX_PCI_IRQ_BASE + 3)
  90
  91 extern u32 ar71xx_ahb_freq;
  92 extern u32 ar71xx_cpu_freq;
  93 extern u32 ar71xx_ddr_freq;
  94
  95 enum ar71xx_soc_type {
  96         AR71XX_SOC_UNKNOWN,
  97         AR71XX_SOC_AR7130,
  98         AR71XX_SOC_AR7141,
  99         AR71XX_SOC_AR7161,
 100         AR71XX_SOC_AR9130,
 101         AR71XX_SOC_AR9132
 102 };
 103
 104 extern enum ar71xx_soc_type ar71xx_soc;
 105
 106 /*
 107  * PLL block
 108  */
 109 #define PLL_REG_CPU_PLL_CFG     0x00
 110 #define PLL_REG_SEC_PLL_CFG     0x04
 111 #define PLL_REG_CPU_CLK_CTRL    0x08
 112 #define PLL_REG_ETH_INT0_CLK    0x10
 113 #define PLL_REG_ETH_INT1_CLK    0x14
 114 #define PLL_REG_ETH_EXT_CLK     0x18
 115 #define PLL_REG_PCI_CLK         0x1c
 116
 117 #define AR71XX_PLL_DIV_SHIFT            3
 118 #define AR71XX_PLL_DIV_MASK             0x1f
 119 #define AR71XX_CPU_DIV_SHIFT            16
 120 #define AR71XX_CPU_DIV_MASK             0x3
 121 #define AR71XX_DDR_DIV_SHIFT            18
 122 #define AR71XX_DDR_DIV_MASK             0x3
 123 #define AR71XX_AHB_DIV_SHIFT            20
 124 #define AR71XX_AHB_DIV_MASK             0x7
 125
 126 #define AR91XX_PLL_DIV_SHIFT            0
 127 #define AR91XX_PLL_DIV_MASK             0x3ff
 128 #define AR91XX_DDR_DIV_SHIFT            22
 129 #define AR91XX_DDR_DIV_MASK             0x3
 130 #define AR91XX_AHB_DIV_SHIFT            19
 131 #define AR91XX_AHB_DIV_MASK             0x1
 132
 133 extern void __iomem *ar71xx_pll_base;
 134
 135 static inline void ar71xx_pll_wr(unsigned reg, u32 val)
 136 {
 137         __raw_writel(val, ar71xx_pll_base + reg);
 138 }
 139
 140 static inline u32 ar71xx_pll_rr(unsigned reg)
 141 {
 142         return __raw_readl(ar71xx_pll_base + reg);
 143 }
 144
 145 /*
 146  * USB_CONFIG block
 147  */
 148 #define USB_CTRL_REG_FLADJ      0x00
 149 #define USB_CTRL_REG_CONFIG     0x04
 150
 151 extern void __iomem *ar71xx_usb_ctrl_base;
 152
 153 static inline void ar71xx_usb_ctrl_wr(unsigned reg, u32 val)
 154 {
 155         __raw_writel(val, ar71xx_usb_ctrl_base + reg);
 156 }
 157
 158 static inline u32 ar71xx_usb_ctrl_rr(unsigned reg)
 159 {
 160         return __raw_readl(ar71xx_usb_ctrl_base + reg);
 161 }
 162
 163 extern void ar71xx_add_device_usb(void) __init;
 164
 165 /*
 166  * GPIO block
 167  */
 168 #define GPIO_REG_OE             0x00
 169 #define GPIO_REG_IN             0x04
 170 #define GPIO_REG_OUT            0x08
 171 #define GPIO_REG_SET            0x0c
 172 #define GPIO_REG_CLEAR          0x10
 173 #define GPIO_REG_INT_MODE       0x14
 174 #define GPIO_REG_INT_TYPE       0x18
 175 #define GPIO_REG_INT_POLARITY   0x1c
 176 #define GPIO_REG_INT_PENDING    0x20
 177 #define GPIO_REG_INT_ENABLE     0x24
 178 #define GPIO_REG_FUNC           0x28
 179
 180 #define GPIO_FUNC_STEREO_EN     BIT(17)
 181 #define GPIO_FUNC_SLIC_EN       BIT(16)
 182 #define GPIO_FUNC_SPI_CS1_EN    BIT(15)
 183 #define GPIO_FUNC_SPI_CS0_EN    BIT(14)
 184 #define GPIO_FUNC_SPI_EN        BIT(13)
 185 #define GPIO_FUNC_UART_EN       BIT(8)
 186 #define GPIO_FUNC_USB_OC_EN     BIT(4)
 187 #define GPIO_FUNC_USB_CLK_EN    BIT(0)
 188
 189 #define AR71XX_GPIO_COUNT       16
 190
 191 extern void __iomem *ar71xx_gpio_base;
 192
 193 static inline void ar71xx_gpio_wr(unsigned reg, u32 value)
 194 {
 195         __raw_writel(value, ar71xx_gpio_base + reg);
 196 }
 197
 198 static inline u32 ar71xx_gpio_rr(unsigned reg)
 199 {
 200         return __raw_readl(ar71xx_gpio_base + reg);
 201 }
 202
 203 extern void ar71xx_gpio_init(void) __init;
 204 extern void ar71xx_gpio_function_enable(u32 mask);
 205 extern void ar71xx_gpio_function_disable(u32 mask);
 206
 207 /*
 208  * DDR_CTRL block
 209  */
 210 #define DDR_REG_PCI_WIN0        0x7c
 211 #define DDR_REG_PCI_WIN1        0x80
 212 #define DDR_REG_PCI_WIN2        0x84
 213 #define DDR_REG_PCI_WIN3        0x88
 214 #define DDR_REG_PCI_WIN4        0x8c
 215 #define DDR_REG_PCI_WIN5        0x90
 216 #define DDR_REG_PCI_WIN6        0x94
 217 #define DDR_REG_PCI_WIN7        0x98
 218 #define DDR_REG_FLUSH_GE0       0x9c
 219 #define DDR_REG_FLUSH_GE1       0xa0
 220 #define DDR_REG_FLUSH_USB       0xa4
 221 #define DDR_REG_FLUSH_PCI       0xa8
 222
 223 #define PCI_WIN0_OFFS   0x10000000
 224 #define PCI_WIN1_OFFS   0x11000000
 225 #define PCI_WIN2_OFFS   0x12000000
 226 #define PCI_WIN3_OFFS   0x13000000
 227 #define PCI_WIN4_OFFS   0x14000000
 228 #define PCI_WIN5_OFFS   0x15000000
 229 #define PCI_WIN6_OFFS   0x16000000
 230 #define PCI_WIN7_OFFS   0x07000000
 231
 232 extern void __iomem *ar71xx_ddr_base;
 233
 234 static inline void ar71xx_ddr_wr(unsigned reg, u32 val)
 235 {
 236         __raw_writel(val, ar71xx_ddr_base + reg);
 237 }
 238
 239 static inline u32 ar71xx_ddr_rr(unsigned reg)
 240 {
 241         return __raw_readl(ar71xx_ddr_base + reg);
 242 }
 243
 244 extern void ar71xx_ddr_flush(u32 reg);
 245
 246 /*
 247  * PCI block
 248  */
 249 #define AR71XX_PCI_CFG_BASE     (AR71XX_PCI_MEM_BASE + PCI_WIN7_OFFS + 0x10000)
 250 #define AR71XX_PCI_CFG_SIZE     0x100
 251
 252 #define PCI_REG_CRP_AD_CBE      0x00
 253 #define PCI_REG_CRP_WRDATA      0x04
 254 #define PCI_REG_CRP_RDDATA      0x08
 255 #define PCI_REG_CFG_AD          0x0c
 256 #define PCI_REG_CFG_CBE         0x10
 257 #define PCI_REG_CFG_WRDATA      0x14
 258 #define PCI_REG_CFG_RDDATA      0x18
 259 #define PCI_REG_PCI_ERR         0x1c
 260 #define PCI_REG_PCI_ERR_ADDR    0x20
 261 #define PCI_REG_AHB_ERR         0x24
 262 #define PCI_REG_AHB_ERR_ADDR    0x28
 263
 264 #define PCI_CRP_CMD_WRITE       0x00010000
 265 #define PCI_CRP_CMD_READ        0x00000000
 266 #define PCI_CFG_CMD_READ        0x0000000a
 267 #define PCI_CFG_CMD_WRITE       0x0000000b
 268
 269 #define PCI_IDSEL_ADL_START     17
 270
 271 /*
 272  * RESET block
 273  */
 274 #define RESET_REG_TIMER                 0x00
 275 #define RESET_REG_TIMER_RELOAD          0x04
 276 #define RESET_REG_WDOG_CTRL             0x08
 277 #define RESET_REG_WDOG                  0x0c
 278 #define RESET_REG_MISC_INT_STATUS       0x10
 279 #define RESET_REG_MISC_INT_ENABLE       0x14
 280 #define RESET_REG_PCI_INT_STATUS        0x18
 281 #define RESET_REG_PCI_INT_ENABLE        0x1c
 282 #define RESET_REG_GLOBAL_INT_STATUS     0x20
 283 #define RESET_REG_RESET_MODULE          0x24
 284 #define RESET_REG_PERFC_CTRL            0x2c
 285 #define RESET_REG_PERFC0                0x30
 286 #define RESET_REG_PERFC1                0x34
 287 #define RESET_REG_REV_ID                0x90
 288
 289 #define WDOG_CTRL_LAST_RESET            BIT(31)
 290 #define WDOG_CTRL_ACTION_MASK           3
 291 #define WDOG_CTRL_ACTION_NONE           0       /* no action */
 292 #define WDOG_CTRL_ACTION_GPI            1       /* general purpose interrupt */
 293 #define WDOG_CTRL_ACTION_NMI            2       /* NMI */
 294 #define WDOG_CTRL_ACTION_FCR            3       /* full chip reset */
 295
 296 #define MISC_INT_DMA                    BIT(7)
 297 #define MISC_INT_OHCI                   BIT(6)
 298 #define MISC_INT_PERFC                  BIT(5)
 299 #define MISC_INT_WDOG                   BIT(4)
 300 #define MISC_INT_UART                   BIT(3)
 301 #define MISC_INT_GPIO                   BIT(2)
 302 #define MISC_INT_ERROR                  BIT(1)
 303 #define MISC_INT_TIMER                  BIT(0)
 304
 305 #define PCI_INT_CORE                    BIT(4)
 306 #define PCI_INT_DEV2                    BIT(2)
 307 #define PCI_INT_DEV1                    BIT(1)
 308 #define PCI_INT_DEV0                    BIT(0)
 309
 310 #define RESET_MODULE_EXTERNAL           BIT(28)
 311 #define RESET_MODULE_FULL_CHIP          BIT(24)
 312 #define RESET_MODULE_CPU_NMI            BIT(21)
 313 #define RESET_MODULE_CPU_COLD           BIT(20)
 314 #define RESET_MODULE_DMA                BIT(19)
 315 #define RESET_MODULE_SLIC               BIT(18)
 316 #define RESET_MODULE_STEREO             BIT(17)
 317 #define RESET_MODULE_DDR                BIT(16)
 318 #define RESET_MODULE_GE1_MAC            BIT(13)
 319 #define RESET_MODULE_GE1_PHY            BIT(12)
 320 #define RESET_MODULE_USBSUS_OVERRIDE    BIT(10)
 321 #define RESET_MODULE_GE0_MAC            BIT(9)
 322 #define RESET_MODULE_GE0_PHY            BIT(8)
 323 #define RESET_MODULE_USB_OHCI_DLL       BIT(6)
 324 #define RESET_MODULE_USB_HOST           BIT(5)
 325 #define RESET_MODULE_USB_PHY            BIT(4)
 326 #define RESET_MODULE_PCI_BUS            BIT(1)
 327 #define RESET_MODULE_PCI_CORE           BIT(0)
 328
 329 #define REV_ID_MASK             0xff
 330 #define REV_ID_CHIP_MASK        0xf3
 331 #define REV_ID_CHIP_AR7130      0xa0
 332 #define REV_ID_CHIP_AR7141      0xa1
 333 #define REV_ID_CHIP_AR7161      0xa2
 334 #define REV_ID_CHIP_AR9130      0xb0
 335 #define REV_ID_CHIP_AR9132      0xb1
 336
 337 #define REV_ID_REVISION_MASK    0x3
 338 #define REV_ID_REVISION_SHIFT   2
 339
 340 extern void __iomem *ar71xx_reset_base;
 341
 342 static inline void ar71xx_reset_wr(unsigned reg, u32 val)
 343 {
 344         __raw_writel(val, ar71xx_reset_base + reg);
 345 }
 346
 347 static inline u32 ar71xx_reset_rr(unsigned reg)
 348 {
 349         return __raw_readl(ar71xx_reset_base + reg);
 350 }
 351
 352 extern void ar71xx_device_stop(u32 mask);
 353 extern void ar71xx_device_start(u32 mask);
 354
 355 /*
 356  * SPI block
 357  */
 358 #define SPI_REG_FS              0x00    /* Function Select */
 359 #define SPI_REG_CTRL            0x04    /* SPI Control */
 360 #define SPI_REG_IOC             0x08    /* SPI I/O Control */
 361 #define SPI_REG_RDS             0x0c    /* Read Data Shift */
 362
 363 #define SPI_FS_GPIO             BIT(0)  /* Enable GPIO mode */
 364
 365 #define SPI_CTRL_RD             BIT(6)  /* Remap Disable */
 366 #define SPI_CTRL_DIV_MASK       0x3f
 367
 368 #define SPI_IOC_DO              BIT(0)  /* Data Out pin */
 369 #define SPI_IOC_CLK             BIT(8)  /* CLK pin */
 370 #define SPI_IOC_CS(n)           BIT(16 + (n))
 371 #define SPI_IOC_CS0             SPI_IOC_CS(0)
 372 #define SPI_IOC_CS1             SPI_IOC_CS(1)
 373 #define SPI_IOC_CS2             SPI_IOC_CS(2)
 374 #define SPI_IOC_CS_ALL          (SPI_IOC_CS0 | SPI_IOC_CS1 | SPI_IOC_CS2)
 375
 376 /*
 377  * MII_CTRL block
 378  */
 379 #define MII_REG_MII0_CTRL       0x00
 380 #define MII_REG_MII1_CTRL       0x04
 381
 382 #define MII0_CTRL_IF_GMII       0
 383 #define MII0_CTRL_IF_MII        1
 384 #define MII0_CTRL_IF_RGMII      2
 385 #define MII0_CTRL_IF_RMII       3
 386
 387 #define MII1_CTRL_IF_RGMII      0
 388 #define MII1_CTRL_IF_RMII       1
 389
 390 #endif /* __ASSEMBLER__ */
 391
 392 #endif /* __ASM_MACH_AR71XX_H */