target/linux/ar71xx/files/arch/mips/include/asm/mach-ar71xx/ar71xx.h

   1 /*
   2  *  Atheros AR71xx SoC specific definitions
   3  *
   4  *  Copyright (C) 2008-2009 Gabor Juhos <juhosg@openwrt.org>
   5  *  Copyright (C) 2008 Imre Kaloz <kaloz@openwrt.org>
   6  *
   7  *  Parts of this file are based on Atheros' 2.6.15 BSP
   8  *
   9  *  This program is free software; you can redistribute it and/or modify it
  10  *  under the terms of the GNU General Public License version 2 as published
  11  *  by the Free Software Foundation.
  12  */
  13
  14 #ifndef __ASM_MACH_AR71XX_H
  15 #define __ASM_MACH_AR71XX_H
  16
  17 #include <linux/types.h>
  18 #include <linux/init.h>
  19 #include <linux/io.h>
  20 #include <linux/bitops.h>
  21
  22 #ifndef __ASSEMBLER__
  23
  24 #define AR71XX_PCI_MEM_BASE     0x10000000
  25 #define AR71XX_PCI_MEM_SIZE     0x08000000
  26 #define AR71XX_APB_BASE         0x18000000
  27 #define AR71XX_GE0_BASE         0x19000000
  28 #define AR71XX_GE0_SIZE         0x01000000
  29 #define AR71XX_GE1_BASE         0x1a000000
  30 #define AR71XX_GE1_SIZE         0x01000000
  31 #define AR71XX_EHCI_BASE        0x1b000000
  32 #define AR71XX_EHCI_SIZE        0x01000000
  33 #define AR71XX_OHCI_BASE        0x1c000000
  34 #define AR71XX_OHCI_SIZE        0x01000000
  35 #define AR7240_OHCI_BASE        0x1b000000
  36 #define AR7240_OHCI_SIZE        0x01000000
  37 #define AR71XX_SPI_BASE         0x1f000000
  38 #define AR71XX_SPI_SIZE         0x01000000
  39
  40 #define AR71XX_DDR_CTRL_BASE    (AR71XX_APB_BASE + 0x00000000)
  41 #define AR71XX_DDR_CTRL_SIZE    0x10000
  42 #define AR71XX_CPU_BASE         (AR71XX_APB_BASE + 0x00010000)
  43 #define AR71XX_UART_BASE        (AR71XX_APB_BASE + 0x00020000)
  44 #define AR71XX_UART_SIZE        0x10000
  45 #define AR71XX_USB_CTRL_BASE    (AR71XX_APB_BASE + 0x00030000)
  46 #define AR71XX_USB_CTRL_SIZE    0x10000
  47 #define AR71XX_GPIO_BASE        (AR71XX_APB_BASE + 0x00040000)
  48 #define AR71XX_GPIO_SIZE        0x10000
  49 #define AR71XX_PLL_BASE         (AR71XX_APB_BASE + 0x00050000)
  50 #define AR71XX_PLL_SIZE         0x10000
  51 #define AR71XX_RESET_BASE       (AR71XX_APB_BASE + 0x00060000)
  52 #define AR71XX_RESET_SIZE       0x10000
  53 #define AR71XX_MII_BASE         (AR71XX_APB_BASE + 0x00070000)
  54 #define AR71XX_MII_SIZE         0x10000
  55 #define AR71XX_SLIC_BASE        (AR71XX_APB_BASE + 0x00090000)
  56 #define AR71XX_SLIC_SIZE        0x10000
  57 #define AR71XX_DMA_BASE         (AR71XX_APB_BASE + 0x000A0000)
  58 #define AR71XX_DMA_SIZE         0x10000
  59 #define AR71XX_STEREO_BASE      (AR71XX_APB_BASE + 0x000B0000)
  60 #define AR71XX_STEREO_SIZE      0x10000
  61
  62 #define AR724X_PCI_CRP_BASE     (AR71XX_APB_BASE + 0x000C0000)
  63 #define AR724X_PCI_CRP_SIZE     0x100
  64
  65 #define AR724X_PCI_CTRL_BASE    (AR71XX_APB_BASE + 0x000F0000)
  66 #define AR724X_PCI_CTRL_SIZE    0x100
  67
  68 #define AR91XX_WMAC_BASE        (AR71XX_APB_BASE + 0x000C0000)
  69 #define AR91XX_WMAC_SIZE        0x30000
  70
  71 #define AR71XX_MEM_SIZE_MIN     0x0200000
  72 #define AR71XX_MEM_SIZE_MAX     0x10000000
  73
  74 #define AR71XX_CPU_IRQ_BASE     0
  75 #define AR71XX_MISC_IRQ_BASE    8
  76 #define AR71XX_MISC_IRQ_COUNT   8
  77 #define AR71XX_GPIO_IRQ_BASE    16
  78 #define AR71XX_GPIO_IRQ_COUNT   32
  79 #define AR71XX_PCI_IRQ_BASE     48
  80 #define AR71XX_PCI_IRQ_COUNT    8
  81
  82 #define AR71XX_CPU_IRQ_PCI      (AR71XX_CPU_IRQ_BASE + 2)
  83 #define AR71XX_CPU_IRQ_WMAC     (AR71XX_CPU_IRQ_BASE + 2)
  84 #define AR71XX_CPU_IRQ_USB      (AR71XX_CPU_IRQ_BASE + 3)
  85 #define AR71XX_CPU_IRQ_GE0      (AR71XX_CPU_IRQ_BASE + 4)
  86 #define AR71XX_CPU_IRQ_GE1      (AR71XX_CPU_IRQ_BASE + 5)
  87 #define AR71XX_CPU_IRQ_MISC     (AR71XX_CPU_IRQ_BASE + 6)
  88 #define AR71XX_CPU_IRQ_TIMER    (AR71XX_CPU_IRQ_BASE + 7)
  89
  90 #define AR71XX_MISC_IRQ_TIMER   (AR71XX_MISC_IRQ_BASE + 0)
  91 #define AR71XX_MISC_IRQ_ERROR   (AR71XX_MISC_IRQ_BASE + 1)
  92 #define AR71XX_MISC_IRQ_GPIO    (AR71XX_MISC_IRQ_BASE + 2)
  93 #define AR71XX_MISC_IRQ_UART    (AR71XX_MISC_IRQ_BASE + 3)
  94 #define AR71XX_MISC_IRQ_WDOG    (AR71XX_MISC_IRQ_BASE + 4)
  95 #define AR71XX_MISC_IRQ_PERFC   (AR71XX_MISC_IRQ_BASE + 5)
  96 #define AR71XX_MISC_IRQ_OHCI    (AR71XX_MISC_IRQ_BASE + 6)
  97 #define AR71XX_MISC_IRQ_DMA     (AR71XX_MISC_IRQ_BASE + 7)
  98
  99 #define AR71XX_GPIO_IRQ(_x)     (AR71XX_GPIO_IRQ_BASE + (_x))
 100
 101 #define AR71XX_PCI_IRQ_DEV0     (AR71XX_PCI_IRQ_BASE + 0)
 102 #define AR71XX_PCI_IRQ_DEV1     (AR71XX_PCI_IRQ_BASE + 1)
 103 #define AR71XX_PCI_IRQ_DEV2     (AR71XX_PCI_IRQ_BASE + 2)
 104 #define AR71XX_PCI_IRQ_CORE     (AR71XX_PCI_IRQ_BASE + 4)
 105
 106 extern u32 ar71xx_ahb_freq;
 107 extern u32 ar71xx_cpu_freq;
 108 extern u32 ar71xx_ddr_freq;
 109
 110 enum ar71xx_soc_type {
 111         AR71XX_SOC_UNKNOWN,
 112         AR71XX_SOC_AR7130,
 113         AR71XX_SOC_AR7141,
 114         AR71XX_SOC_AR7161,
 115         AR71XX_SOC_AR7240,
 116         AR71XX_SOC_AR9130,
 117         AR71XX_SOC_AR9132
 118 };
 119
 120 extern enum ar71xx_soc_type ar71xx_soc;
 121
 122 /*
 123  * PLL block
 124  */
 125 #define AR71XX_PLL_REG_CPU_CONFIG       0x00
 126 #define AR71XX_PLL_REG_SEC_CONFIG       0x04
 127 #define AR71XX_PLL_REG_ETH0_INT_CLOCK   0x10
 128 #define AR71XX_PLL_REG_ETH1_INT_CLOCK   0x14
 129
 130 #define AR71XX_PLL_DIV_SHIFT            3
 131 #define AR71XX_PLL_DIV_MASK             0x1f
 132 #define AR71XX_CPU_DIV_SHIFT            16
 133 #define AR71XX_CPU_DIV_MASK             0x3
 134 #define AR71XX_DDR_DIV_SHIFT            18
 135 #define AR71XX_DDR_DIV_MASK             0x3
 136 #define AR71XX_AHB_DIV_SHIFT            20
 137 #define AR71XX_AHB_DIV_MASK             0x7
 138
 139 #define AR71XX_ETH0_PLL_SHIFT           17
 140 #define AR71XX_ETH1_PLL_SHIFT           19
 141
 142 #define AR724X_PLL_REG_CPU_CONFIG       0x00
 143 #define AR724X_PLL_REG_PCIE_CONFIG      0x18
 144
 145 #define AR724X_PLL_DIV_SHIFT            0
 146 #define AR724X_PLL_DIV_MASK             0x3ff
 147 #define AR724X_PLL_REF_DIV_SHIFT        10
 148 #define AR724X_PLL_REF_DIV_MASK         0xf
 149 #define AR724X_AHB_DIV_SHIFT            19
 150 #define AR724X_AHB_DIV_MASK             0x1
 151 #define AR724X_DDR_DIV_SHIFT            22
 152 #define AR724X_DDR_DIV_MASK             0x3
 153
 154 #define AR91XX_PLL_REG_CPU_CONFIG       0x00
 155 #define AR91XX_PLL_REG_ETH_CONFIG       0x04
 156 #define AR91XX_PLL_REG_ETH0_INT_CLOCK   0x14
 157 #define AR91XX_PLL_REG_ETH1_INT_CLOCK   0x18
 158
 159 #define AR91XX_PLL_DIV_SHIFT            0
 160 #define AR91XX_PLL_DIV_MASK             0x3ff
 161 #define AR91XX_DDR_DIV_SHIFT            22
 162 #define AR91XX_DDR_DIV_MASK             0x3
 163 #define AR91XX_AHB_DIV_SHIFT            19
 164 #define AR91XX_AHB_DIV_MASK             0x1
 165
 166 #define AR91XX_ETH0_PLL_SHIFT           20
 167 #define AR91XX_ETH1_PLL_SHIFT           22
 168
 169 extern void __iomem *ar71xx_pll_base;
 170
 171 static inline void ar71xx_pll_wr(unsigned reg, u32 val)
 172 {
 173         __raw_writel(val, ar71xx_pll_base + reg);
 174 }
 175
 176 static inline u32 ar71xx_pll_rr(unsigned reg)
 177 {
 178         return __raw_readl(ar71xx_pll_base + reg);
 179 }
 180
 181 /*
 182  * USB_CONFIG block
 183  */
 184 #define USB_CTRL_REG_FLADJ      0x00
 185 #define USB_CTRL_REG_CONFIG     0x04
 186
 187 extern void __iomem *ar71xx_usb_ctrl_base;
 188
 189 static inline void ar71xx_usb_ctrl_wr(unsigned reg, u32 val)
 190 {
 191         __raw_writel(val, ar71xx_usb_ctrl_base + reg);
 192 }
 193
 194 static inline u32 ar71xx_usb_ctrl_rr(unsigned reg)
 195 {
 196         return __raw_readl(ar71xx_usb_ctrl_base + reg);
 197 }
 198
 199 /*
 200  * GPIO block
 201  */
 202 #define GPIO_REG_OE             0x00
 203 #define GPIO_REG_IN             0x04
 204 #define GPIO_REG_OUT            0x08
 205 #define GPIO_REG_SET            0x0c
 206 #define GPIO_REG_CLEAR          0x10
 207 #define GPIO_REG_INT_MODE       0x14
 208 #define GPIO_REG_INT_TYPE       0x18
 209 #define GPIO_REG_INT_POLARITY   0x1c
 210 #define GPIO_REG_INT_PENDING    0x20
 211 #define GPIO_REG_INT_ENABLE     0x24
 212 #define GPIO_REG_FUNC           0x28
 213
 214 #define AR71XX_GPIO_FUNC_STEREO_EN      BIT(17)
 215 #define AR71XX_GPIO_FUNC_SLIC_EN        BIT(16)
 216 #define AR71XX_GPIO_FUNC_SPI_CS2_EN     BIT(13)
 217 #define AR71XX_GPIO_FUNC_SPI_CS1_EN     BIT(12)
 218 #define AR71XX_GPIO_FUNC_UART_EN        BIT(8)
 219 #define AR71XX_GPIO_FUNC_USB_OC_EN      BIT(4)
 220 #define AR71XX_GPIO_FUNC_USB_CLK_EN     BIT(0)
 221
 222 #define AR71XX_GPIO_COUNT       16
 223
 224 #define AR724X_GPIO_FUNC_GE0_MII_CLK_EN         BIT(19)
 225 #define AR724X_GPIO_FUNC_SPI_EN                 BIT(18)
 226 #define AR724X_GPIO_FUNC_SPI_CS_EN2             BIT(14)
 227 #define AR724X_GPIO_FUNC_SPI_CS_EN1             BIT(13)
 228 #define AR724X_GPIO_FUNC_CLK_OBS5_EN            BIT(12)
 229 #define AR724X_GPIO_FUNC_CLK_OBS4_EN            BIT(11)
 230 #define AR724X_GPIO_FUNC_CLK_OBS3_EN            BIT(10)
 231 #define AR724X_GPIO_FUNC_CLK_OBS2_EN            BIT(9)
 232 #define AR724X_GPIO_FUNC_CLK_OBS1_EN            BIT(8)
 233 #define AR724X_GPIO_FUNC_ETH_SWITCH_LED4_EN     BIT(7)
 234 #define AR724X_GPIO_FUNC_ETH_SWITCH_LED3_EN     BIT(6)
 235 #define AR724X_GPIO_FUNC_ETH_SWITCH_LED2_EN     BIT(5)
 236 #define AR724X_GPIO_FUNC_ETH_SWITCH_LED1_EN     BIT(4)
 237 #define AR724X_GPIO_FUNC_ETH_SWITCH_LED0_EN     BIT(3)
 238 #define AR724X_GPIO_FUNC_UART_RTS_CTS_EN        BIT(2)
 239 #define AR724X_GPIO_FUNC_UART_EN                BIT(1)
 240 #define AR724X_GPIO_FUNC_JTAG_DISABLE           BIT(0)
 241
 242 #define AR724X_GPIO_COUNT       18
 243
 244 #define AR91XX_GPIO_FUNC_WMAC_LED_EN    BIT(22)
 245 #define AR91XX_GPIO_FUNC_EXP_PORT_CS_EN BIT(21)
 246 #define AR91XX_GPIO_FUNC_I2S_REFCLKEN   BIT(20)
 247 #define AR91XX_GPIO_FUNC_I2S_MCKEN      BIT(19)
 248 #define AR91XX_GPIO_FUNC_I2S1_EN        BIT(18)
 249 #define AR91XX_GPIO_FUNC_I2S0_EN        BIT(17)
 250 #define AR91XX_GPIO_FUNC_SLIC_EN        BIT(16)
 251 #define AR91XX_GPIO_FUNC_UART_RTSCTS_EN BIT(9)
 252 #define AR91XX_GPIO_FUNC_UART_EN        BIT(8)
 253 #define AR91XX_GPIO_FUNC_USB_CLK_EN     BIT(4)
 254
 255 #define AR91XX_GPIO_COUNT       22
 256
 257 extern void __iomem *ar71xx_gpio_base;
 258
 259 static inline void ar71xx_gpio_wr(unsigned reg, u32 value)
 260 {
 261         __raw_writel(value, ar71xx_gpio_base + reg);
 262 }
 263
 264 static inline u32 ar71xx_gpio_rr(unsigned reg)
 265 {
 266         return __raw_readl(ar71xx_gpio_base + reg);
 267 }
 268
 269 void ar71xx_gpio_init(void) __init;
 270 void ar71xx_gpio_function_enable(u32 mask);
 271 void ar71xx_gpio_function_disable(u32 mask);
 272 void ar71xx_gpio_function_setup(u32 set, u32 clear);
 273
 274 /*
 275  * DDR_CTRL block
 276  */
 277 #define AR71XX_DDR_REG_PCI_WIN0         0x7c
 278 #define AR71XX_DDR_REG_PCI_WIN1         0x80
 279 #define AR71XX_DDR_REG_PCI_WIN2         0x84
 280 #define AR71XX_DDR_REG_PCI_WIN3         0x88
 281 #define AR71XX_DDR_REG_PCI_WIN4         0x8c
 282 #define AR71XX_DDR_REG_PCI_WIN5         0x90
 283 #define AR71XX_DDR_REG_PCI_WIN6         0x94
 284 #define AR71XX_DDR_REG_PCI_WIN7         0x98
 285 #define AR71XX_DDR_REG_FLUSH_GE0        0x9c
 286 #define AR71XX_DDR_REG_FLUSH_GE1        0xa0
 287 #define AR71XX_DDR_REG_FLUSH_USB        0xa4
 288 #define AR71XX_DDR_REG_FLUSH_PCI        0xa8
 289
 290 #define AR724X_DDR_REG_FLUSH_GE0        0x7c
 291 #define AR724X_DDR_REG_FLUSH_GE1        0x80
 292 #define AR724X_DDR_REG_FLUSH_USB        0x84
 293 #define AR724X_DDR_REG_FLUSH_PCIE       0x88
 294
 295 #define AR91XX_DDR_REG_FLUSH_GE0        0x7c
 296 #define AR91XX_DDR_REG_FLUSH_GE1        0x80
 297 #define AR91XX_DDR_REG_FLUSH_USB        0x84
 298 #define AR91XX_DDR_REG_FLUSH_WMAC       0x88
 299
 300 #define PCI_WIN0_OFFS   0x10000000
 301 #define PCI_WIN1_OFFS   0x11000000
 302 #define PCI_WIN2_OFFS   0x12000000
 303 #define PCI_WIN3_OFFS   0x13000000
 304 #define PCI_WIN4_OFFS   0x14000000
 305 #define PCI_WIN5_OFFS   0x15000000
 306 #define PCI_WIN6_OFFS   0x16000000
 307 #define PCI_WIN7_OFFS   0x07000000
 308
 309 extern void __iomem *ar71xx_ddr_base;
 310
 311 static inline void ar71xx_ddr_wr(unsigned reg, u32 val)
 312 {
 313         __raw_writel(val, ar71xx_ddr_base + reg);
 314 }
 315
 316 static inline u32 ar71xx_ddr_rr(unsigned reg)
 317 {
 318         return __raw_readl(ar71xx_ddr_base + reg);
 319 }
 320
 321 void ar71xx_ddr_flush(u32 reg);
 322
 323 /*
 324  * PCI block
 325  */
 326 #define AR71XX_PCI_CFG_BASE     (AR71XX_PCI_MEM_BASE + PCI_WIN7_OFFS + 0x10000)
 327 #define AR71XX_PCI_CFG_SIZE     0x100
 328
 329 #define PCI_REG_CRP_AD_CBE      0x00
 330 #define PCI_REG_CRP_WRDATA      0x04
 331 #define PCI_REG_CRP_RDDATA      0x08
 332 #define PCI_REG_CFG_AD          0x0c
 333 #define PCI_REG_CFG_CBE         0x10
 334 #define PCI_REG_CFG_WRDATA      0x14
 335 #define PCI_REG_CFG_RDDATA      0x18
 336 #define PCI_REG_PCI_ERR         0x1c
 337 #define PCI_REG_PCI_ERR_ADDR    0x20
 338 #define PCI_REG_AHB_ERR         0x24
 339 #define PCI_REG_AHB_ERR_ADDR    0x28
 340
 341 #define PCI_CRP_CMD_WRITE       0x00010000
 342 #define PCI_CRP_CMD_READ        0x00000000
 343 #define PCI_CFG_CMD_READ        0x0000000a
 344 #define PCI_CFG_CMD_WRITE       0x0000000b
 345
 346 #define PCI_IDSEL_ADL_START     17
 347
 348 #define AR724X_PCI_CFG_BASE     (AR71XX_PCI_MEM_BASE + 0x4000000)
 349 #define AR724X_PCI_CFG_SIZE     0x1000
 350
 351 #define AR724X_PCI_REG_APP              0x00
 352 #define AR724X_PCI_REG_RESET            0x18
 353 #define AR724X_PCI_REG_INT_STATUS       0x4c
 354 #define AR724X_PCI_REG_INT_MASK         0x50
 355
 356 #define AR724X_PCI_APP_LTSSM_ENABLE     BIT(0)
 357
 358 #define AR724X_PCI_INT_DEV0             BIT(14)
 359
 360 static inline void ar724x_pci_wr(unsigned reg, u32 val)
 361 {
 362         void __iomem *base;
 363
 364         base = ioremap_nocache(AR724X_PCI_CTRL_BASE, AR724X_PCI_CTRL_SIZE);
 365         __raw_writel(val, base + reg);
 366         (void) __raw_readl(base + reg);
 367         iounmap(base);
 368 }
 369
 370 static inline void ar724x_pci_wr_nf(unsigned reg, u32 val)
 371 {
 372         void __iomem *base;
 373
 374         base = ioremap_nocache(AR724X_PCI_CTRL_BASE, AR724X_PCI_CTRL_SIZE);
 375         __raw_writel(val, base + reg);
 376         iounmap(base);
 377 }
 378
 379 static inline u32 ar724x_pci_rr(unsigned reg)
 380 {
 381         void __iomem *base;
 382         u32 ret;
 383
 384         base = ioremap_nocache(AR724X_PCI_CTRL_BASE, AR724X_PCI_CTRL_SIZE);
 385         ret = __raw_readl(base + reg);
 386         iounmap(base);
 387         return ret;
 388 }
 389
 390 /*
 391  * RESET block
 392  */
 393 #define AR71XX_RESET_REG_TIMER                  0x00
 394 #define AR71XX_RESET_REG_TIMER_RELOAD           0x04
 395 #define AR71XX_RESET_REG_WDOG_CTRL              0x08
 396 #define AR71XX_RESET_REG_WDOG                   0x0c
 397 #define AR71XX_RESET_REG_MISC_INT_STATUS        0x10
 398 #define AR71XX_RESET_REG_MISC_INT_ENABLE        0x14
 399 #define AR71XX_RESET_REG_PCI_INT_STATUS         0x18
 400 #define AR71XX_RESET_REG_PCI_INT_ENABLE         0x1c
 401 #define AR71XX_RESET_REG_GLOBAL_INT_STATUS      0x20
 402 #define AR71XX_RESET_REG_RESET_MODULE           0x24
 403 #define AR71XX_RESET_REG_PERFC_CTRL             0x2c
 404 #define AR71XX_RESET_REG_PERFC0                 0x30
 405 #define AR71XX_RESET_REG_PERFC1                 0x34
 406 #define AR71XX_RESET_REG_REV_ID                 0x90
 407
 408 #define AR91XX_RESET_REG_GLOBAL_INT_STATUS      0x18
 409 #define AR91XX_RESET_REG_RESET_MODULE           0x1c
 410 #define AR91XX_RESET_REG_PERF_CTRL              0x20
 411 #define AR91XX_RESET_REG_PERFC0                 0x24
 412 #define AR91XX_RESET_REG_PERFC1                 0x28
 413
 414 #define AR724X_RESET_REG_RESET_MODULE           0x1c
 415
 416 #define WDOG_CTRL_LAST_RESET            BIT(31)
 417 #define WDOG_CTRL_ACTION_MASK           3
 418 #define WDOG_CTRL_ACTION_NONE           0       /* no action */
 419 #define WDOG_CTRL_ACTION_GPI            1       /* general purpose interrupt */
 420 #define WDOG_CTRL_ACTION_NMI            2       /* NMI */
 421 #define WDOG_CTRL_ACTION_FCR            3       /* full chip reset */
 422
 423 #define MISC_INT_DMA                    BIT(7)
 424 #define MISC_INT_OHCI                   BIT(6)
 425 #define MISC_INT_PERFC                  BIT(5)
 426 #define MISC_INT_WDOG                   BIT(4)
 427 #define MISC_INT_UART                   BIT(3)
 428 #define MISC_INT_GPIO                   BIT(2)
 429 #define MISC_INT_ERROR                  BIT(1)
 430 #define MISC_INT_TIMER                  BIT(0)
 431
 432 #define PCI_INT_CORE                    BIT(4)
 433 #define PCI_INT_DEV2                    BIT(2)
 434 #define PCI_INT_DEV1                    BIT(1)
 435 #define PCI_INT_DEV0                    BIT(0)
 436
 437 #define RESET_MODULE_EXTERNAL           BIT(28)
 438 #define RESET_MODULE_FULL_CHIP          BIT(24)
 439 #define RESET_MODULE_AMBA2WMAC          BIT(22)
 440 #define RESET_MODULE_CPU_NMI            BIT(21)
 441 #define RESET_MODULE_CPU_COLD           BIT(20)
 442 #define RESET_MODULE_DMA                BIT(19)
 443 #define RESET_MODULE_SLIC               BIT(18)
 444 #define RESET_MODULE_STEREO             BIT(17)
 445 #define RESET_MODULE_DDR                BIT(16)
 446 #define RESET_MODULE_GE1_MAC            BIT(13)
 447 #define RESET_MODULE_GE1_PHY            BIT(12)
 448 #define RESET_MODULE_USBSUS_OVERRIDE    BIT(10)
 449 #define RESET_MODULE_GE0_MAC            BIT(9)
 450 #define RESET_MODULE_GE0_PHY            BIT(8)
 451 #define RESET_MODULE_USB_OHCI_DLL       BIT(6)
 452 #define RESET_MODULE_USB_HOST           BIT(5)
 453 #define RESET_MODULE_USB_PHY            BIT(4)
 454 #define RESET_MODULE_USB_OHCI_DLL_7240  BIT(3)
 455 #define RESET_MODULE_PCI_BUS            BIT(1)
 456 #define RESET_MODULE_PCI_CORE           BIT(0)
 457
 458 #define AR724X_RESET_PCIE_PHY_SERIAL    BIT(10)
 459 #define AR724X_RESET_PCIE_PHY           BIT(7)
 460 #define AR724X_RESET_PCIE               BIT(6)
 461
 462 #define REV_ID_MAJOR_MASK       0xf0
 463 #define REV_ID_MAJOR_AR71XX     0xa0
 464 #define REV_ID_MAJOR_AR913X     0xb0
 465 #define REV_ID_MAJOR_AR724X     0xc0
 466
 467 #define AR71XX_REV_ID_MINOR_MASK        0x3
 468 #define AR71XX_REV_ID_MINOR_AR7130      0x0
 469 #define AR71XX_REV_ID_MINOR_AR7141      0x1
 470 #define AR71XX_REV_ID_MINOR_AR7161      0x2
 471 #define AR71XX_REV_ID_REVISION_MASK     0x3
 472 #define AR71XX_REV_ID_REVISION_SHIFT    2
 473
 474 #define AR91XX_REV_ID_MINOR_MASK        0x3
 475 #define AR91XX_REV_ID_MINOR_AR9130      0x0
 476 #define AR91XX_REV_ID_MINOR_AR9132      0x1
 477 #define AR91XX_REV_ID_REVISION_MASK     0x3
 478 #define AR91XX_REV_ID_REVISION_SHIFT    2
 479
 480 #define AR724X_REV_ID_REVISION_MASK     0x3
 481
 482 extern void __iomem *ar71xx_reset_base;
 483
 484 static inline void ar71xx_reset_wr(unsigned reg, u32 val)
 485 {
 486         __raw_writel(val, ar71xx_reset_base + reg);
 487 }
 488
 489 static inline u32 ar71xx_reset_rr(unsigned reg)
 490 {
 491         return __raw_readl(ar71xx_reset_base + reg);
 492 }
 493
 494 void ar71xx_device_stop(u32 mask);
 495 void ar71xx_device_start(u32 mask);
 496 int ar71xx_device_stopped(u32 mask);
 497
 498 /*
 499  * SPI block
 500  */
 501 #define SPI_REG_FS              0x00    /* Function Select */
 502 #define SPI_REG_CTRL            0x04    /* SPI Control */
 503 #define SPI_REG_IOC             0x08    /* SPI I/O Control */
 504 #define SPI_REG_RDS             0x0c    /* Read Data Shift */
 505
 506 #define SPI_FS_GPIO             BIT(0)  /* Enable GPIO mode */
 507
 508 #define SPI_CTRL_RD             BIT(6)  /* Remap Disable */
 509 #define SPI_CTRL_DIV_MASK       0x3f
 510
 511 #define SPI_IOC_DO              BIT(0)  /* Data Out pin */
 512 #define SPI_IOC_CLK             BIT(8)  /* CLK pin */
 513 #define SPI_IOC_CS(n)           BIT(16 + (n))
 514 #define SPI_IOC_CS0             SPI_IOC_CS(0)
 515 #define SPI_IOC_CS1             SPI_IOC_CS(1)
 516 #define SPI_IOC_CS2             SPI_IOC_CS(2)
 517 #define SPI_IOC_CS_ALL          (SPI_IOC_CS0 | SPI_IOC_CS1 | SPI_IOC_CS2)
 518
 519 void ar71xx_flash_acquire(void);
 520 void ar71xx_flash_release(void);
 521
 522 /*
 523  * MII_CTRL block
 524  */
 525 #define MII_REG_MII0_CTRL       0x00
 526 #define MII_REG_MII1_CTRL       0x04
 527
 528 #define MII0_CTRL_IF_GMII       0
 529 #define MII0_CTRL_IF_MII        1
 530 #define MII0_CTRL_IF_RGMII      2
 531 #define MII0_CTRL_IF_RMII       3
 532
 533 #define MII1_CTRL_IF_RGMII      0
 534 #define MII1_CTRL_IF_RMII       1
 535
 536 #endif /* __ASSEMBLER__ */
 537
 538 #endif /* __ASM_MACH_AR71XX_H */