target/linux/ar71xx/files/arch/mips/include/asm/mach-ar71xx/ar71xx.h

   1 /*
   2  *  Atheros AR71xx SoC specific definitions
   3  *
   4  *  Copyright (C) 2008-2009 Gabor Juhos <juhosg@openwrt.org>
   5  *  Copyright (C) 2008 Imre Kaloz <kaloz@openwrt.org>
   6  *
   7  *  Parts of this file are based on Atheros' 2.6.15 BSP
   8  *
   9  *  This program is free software; you can redistribute it and/or modify it
  10  *  under the terms of the GNU General Public License version 2 as published
  11  *  by the Free Software Foundation.
  12  */
  13
  14 #ifndef __ASM_MACH_AR71XX_H
  15 #define __ASM_MACH_AR71XX_H
  16
  17 #include <linux/types.h>
  18 #include <linux/init.h>
  19 #include <linux/io.h>
  20 #include <linux/bitops.h>
  21
  22 #ifndef __ASSEMBLER__
  23
  24 #define AR71XX_PCI_MEM_BASE     0x10000000
  25 #define AR71XX_PCI_MEM_SIZE     0x08000000
  26 #define AR71XX_APB_BASE         0x18000000
  27 #define AR71XX_GE0_BASE         0x19000000
  28 #define AR71XX_GE0_SIZE         0x01000000
  29 #define AR71XX_GE1_BASE         0x1a000000
  30 #define AR71XX_GE1_SIZE         0x01000000
  31 #define AR71XX_EHCI_BASE        0x1b000000
  32 #define AR71XX_EHCI_SIZE        0x01000000
  33 #define AR71XX_OHCI_BASE        0x1c000000
  34 #define AR71XX_OHCI_SIZE        0x01000000
  35 #define AR71XX_SPI_BASE         0x1f000000
  36 #define AR71XX_SPI_SIZE         0x01000000
  37
  38 #define AR71XX_DDR_CTRL_BASE    (AR71XX_APB_BASE + 0x00000000)
  39 #define AR71XX_DDR_CTRL_SIZE    0x10000
  40 #define AR71XX_CPU_BASE         (AR71XX_APB_BASE + 0x00010000)
  41 #define AR71XX_UART_BASE        (AR71XX_APB_BASE + 0x00020000)
  42 #define AR71XX_UART_SIZE        0x10000
  43 #define AR71XX_USB_CTRL_BASE    (AR71XX_APB_BASE + 0x00030000)
  44 #define AR71XX_USB_CTRL_SIZE    0x10000
  45 #define AR71XX_GPIO_BASE        (AR71XX_APB_BASE + 0x00040000)
  46 #define AR71XX_GPIO_SIZE        0x10000
  47 #define AR71XX_PLL_BASE         (AR71XX_APB_BASE + 0x00050000)
  48 #define AR71XX_PLL_SIZE         0x10000
  49 #define AR71XX_RESET_BASE       (AR71XX_APB_BASE + 0x00060000)
  50 #define AR71XX_RESET_SIZE       0x10000
  51 #define AR71XX_MII_BASE         (AR71XX_APB_BASE + 0x00070000)
  52 #define AR71XX_MII_SIZE         0x10000
  53 #define AR71XX_SLIC_BASE        (AR71XX_APB_BASE + 0x00090000)
  54 #define AR71XX_SLIC_SIZE        0x10000
  55 #define AR71XX_DMA_BASE         (AR71XX_APB_BASE + 0x000A0000)
  56 #define AR71XX_DMA_SIZE         0x10000
  57 #define AR71XX_STEREO_BASE      (AR71XX_APB_BASE + 0x000B0000)
  58 #define AR71XX_STEREO_SIZE      0x10000
  59
  60 #define AR724X_PCI_CRP_BASE     (AR71XX_APB_BASE + 0x000C0000)
  61 #define AR724X_PCI_CRP_SIZE     0x100
  62
  63 #define AR724X_PCI_CTRL_BASE    (AR71XX_APB_BASE + 0x000F0000)
  64 #define AR724X_PCI_CTRL_SIZE    0x100
  65
  66 #define AR91XX_WMAC_BASE        (AR71XX_APB_BASE + 0x000C0000)
  67 #define AR91XX_WMAC_SIZE        0x30000
  68
  69 #define AR71XX_MEM_SIZE_MIN     0x0200000
  70 #define AR71XX_MEM_SIZE_MAX     0x10000000
  71
  72 #define AR71XX_CPU_IRQ_BASE     0
  73 #define AR71XX_MISC_IRQ_BASE    8
  74 #define AR71XX_MISC_IRQ_COUNT   8
  75 #define AR71XX_GPIO_IRQ_BASE    16
  76 #define AR71XX_GPIO_IRQ_COUNT   32
  77 #define AR71XX_PCI_IRQ_BASE     48
  78 #define AR71XX_PCI_IRQ_COUNT    8
  79
  80 #define AR71XX_CPU_IRQ_PCI      (AR71XX_CPU_IRQ_BASE + 2)
  81 #define AR71XX_CPU_IRQ_WMAC     (AR71XX_CPU_IRQ_BASE + 2)
  82 #define AR71XX_CPU_IRQ_USB      (AR71XX_CPU_IRQ_BASE + 3)
  83 #define AR71XX_CPU_IRQ_GE0      (AR71XX_CPU_IRQ_BASE + 4)
  84 #define AR71XX_CPU_IRQ_GE1      (AR71XX_CPU_IRQ_BASE + 5)
  85 #define AR71XX_CPU_IRQ_MISC     (AR71XX_CPU_IRQ_BASE + 6)
  86 #define AR71XX_CPU_IRQ_TIMER    (AR71XX_CPU_IRQ_BASE + 7)
  87
  88 #define AR71XX_MISC_IRQ_TIMER   (AR71XX_MISC_IRQ_BASE + 0)
  89 #define AR71XX_MISC_IRQ_ERROR   (AR71XX_MISC_IRQ_BASE + 1)
  90 #define AR71XX_MISC_IRQ_GPIO    (AR71XX_MISC_IRQ_BASE + 2)
  91 #define AR71XX_MISC_IRQ_UART    (AR71XX_MISC_IRQ_BASE + 3)
  92 #define AR71XX_MISC_IRQ_WDOG    (AR71XX_MISC_IRQ_BASE + 4)
  93 #define AR71XX_MISC_IRQ_PERFC   (AR71XX_MISC_IRQ_BASE + 5)
  94 #define AR71XX_MISC_IRQ_OHCI    (AR71XX_MISC_IRQ_BASE + 6)
  95 #define AR71XX_MISC_IRQ_DMA     (AR71XX_MISC_IRQ_BASE + 7)
  96
  97 #define AR71XX_GPIO_IRQ(_x)     (AR71XX_GPIO_IRQ_BASE + (_x))
  98
  99 #define AR71XX_PCI_IRQ_DEV0     (AR71XX_PCI_IRQ_BASE + 0)
 100 #define AR71XX_PCI_IRQ_DEV1     (AR71XX_PCI_IRQ_BASE + 1)
 101 #define AR71XX_PCI_IRQ_DEV2     (AR71XX_PCI_IRQ_BASE + 2)
 102 #define AR71XX_PCI_IRQ_CORE     (AR71XX_PCI_IRQ_BASE + 4)
 103
 104 extern u32 ar71xx_ahb_freq;
 105 extern u32 ar71xx_cpu_freq;
 106 extern u32 ar71xx_ddr_freq;
 107
 108 enum ar71xx_soc_type {
 109         AR71XX_SOC_UNKNOWN,
 110         AR71XX_SOC_AR7130,
 111         AR71XX_SOC_AR7141,
 112         AR71XX_SOC_AR7161,
 113         AR71XX_SOC_AR7240,
 114         AR71XX_SOC_AR9130,
 115         AR71XX_SOC_AR9132
 116 };
 117
 118 extern enum ar71xx_soc_type ar71xx_soc;
 119
 120 enum ar71xx_mach_type {
 121         AR71XX_MACH_GENERIC = 0,
 122         AR71XX_MACH_AP81,       /* Atheros AP81 */
 123         AR71XX_MACH_AP83,       /* Atheros AP83 */
 124         AR71XX_MACH_AW_NR580,   /* AzureWave AW-NR580 */
 125         AR71XX_MACH_RB_411,     /* MikroTik RouterBOARD 411/411A/411AH */
 126         AR71XX_MACH_RB_433,     /* MikroTik RouterBOARD 433/433AH */
 127         AR71XX_MACH_RB_450,     /* MikroTik RouterBOARD 450 */
 128         AR71XX_MACH_RB_493,     /* Mikrotik RouterBOARD 493/493AH */
 129         AR71XX_MACH_PB42,       /* Atheros PB42 */
 130         AR71XX_MACH_PB44,       /* Atheros PB44 */
 131         AR71XX_MACH_MZK_W04NU,  /* Planex MZK-W04NU */
 132         AR71XX_MACH_MZK_W300NH, /* Planex MZK-W300NH */
 133         AR71XX_MACH_TEW_632BRP, /* TRENDnet TEW-632BRP */
 134         AR71XX_MACH_TL_WR741ND, /* TP-LINK TL-WR741ND */
 135         AR71XX_MACH_TL_WR941ND, /* TP-LINK TL-WR941ND */
 136         AR71XX_MACH_UBNT_LSSR71, /* Ubiquiti LS-SR71 */
 137         AR71XX_MACH_UBNT_LSX,   /* Ubiquiti LSX */
 138         AR71XX_MACH_UBNT_RS,    /* Ubiquiti RouterStation */
 139         AR71XX_MACH_UBNT_RSPRO, /* Ubiquiti RouterStation Pro */
 140         AR71XX_MACH_WNR2000,    /* NETGEAR WNR2000 */
 141         AR71XX_MACH_WP543,      /* Compex WP543 */
 142         AR71XX_MACH_WRT160NL,   /* Linksys WRT160NL */
 143         AR71XX_MACH_WRT400N,    /* Linksys WRT400N */
 144 };
 145
 146 extern enum ar71xx_mach_type ar71xx_mach;
 147
 148 /*
 149  * PLL block
 150  */
 151 #define AR71XX_PLL_REG_CPU_CONFIG       0x00
 152 #define AR71XX_PLL_REG_SEC_CONFIG       0x04
 153 #define AR71XX_PLL_REG_ETH0_INT_CLOCK   0x10
 154 #define AR71XX_PLL_REG_ETH1_INT_CLOCK   0x14
 155
 156 #define AR71XX_PLL_DIV_SHIFT            3
 157 #define AR71XX_PLL_DIV_MASK             0x1f
 158 #define AR71XX_CPU_DIV_SHIFT            16
 159 #define AR71XX_CPU_DIV_MASK             0x3
 160 #define AR71XX_DDR_DIV_SHIFT            18
 161 #define AR71XX_DDR_DIV_MASK             0x3
 162 #define AR71XX_AHB_DIV_SHIFT            20
 163 #define AR71XX_AHB_DIV_MASK             0x7
 164
 165 #define AR71XX_ETH0_PLL_SHIFT           17
 166 #define AR71XX_ETH1_PLL_SHIFT           19
 167
 168 #define AR724X_PLL_REG_CPU_CONFIG       0x00
 169
 170 #define AR724X_PLL_DIV_SHIFT            0
 171 #define AR724X_PLL_DIV_MASK             0x3ff
 172 #define AR724X_PLL_REF_DIV_SHIFT        10
 173 #define AR724X_PLL_REF_DIV_MASK         0xf
 174 #define AR724X_AHB_DIV_SHIFT            19
 175 #define AR724X_AHB_DIV_MASK             0x1
 176 #define AR724X_DDR_DIV_SHIFT            22
 177 #define AR724X_DDR_DIV_MASK             0x3
 178
 179 #define AR91XX_PLL_REG_CPU_CONFIG       0x00
 180 #define AR91XX_PLL_REG_ETH_CONFIG       0x04
 181 #define AR91XX_PLL_REG_ETH0_INT_CLOCK   0x14
 182 #define AR91XX_PLL_REG_ETH1_INT_CLOCK   0x18
 183
 184 #define AR91XX_PLL_DIV_SHIFT            0
 185 #define AR91XX_PLL_DIV_MASK             0x3ff
 186 #define AR91XX_DDR_DIV_SHIFT            22
 187 #define AR91XX_DDR_DIV_MASK             0x3
 188 #define AR91XX_AHB_DIV_SHIFT            19
 189 #define AR91XX_AHB_DIV_MASK             0x1
 190
 191 #define AR91XX_ETH0_PLL_SHIFT           20
 192 #define AR91XX_ETH1_PLL_SHIFT           22
 193
 194 extern void __iomem *ar71xx_pll_base;
 195
 196 static inline void ar71xx_pll_wr(unsigned reg, u32 val)
 197 {
 198         __raw_writel(val, ar71xx_pll_base + reg);
 199 }
 200
 201 static inline u32 ar71xx_pll_rr(unsigned reg)
 202 {
 203         return __raw_readl(ar71xx_pll_base + reg);
 204 }
 205
 206 /*
 207  * USB_CONFIG block
 208  */
 209 #define USB_CTRL_REG_FLADJ      0x00
 210 #define USB_CTRL_REG_CONFIG     0x04
 211
 212 extern void __iomem *ar71xx_usb_ctrl_base;
 213
 214 static inline void ar71xx_usb_ctrl_wr(unsigned reg, u32 val)
 215 {
 216         __raw_writel(val, ar71xx_usb_ctrl_base + reg);
 217 }
 218
 219 static inline u32 ar71xx_usb_ctrl_rr(unsigned reg)
 220 {
 221         return __raw_readl(ar71xx_usb_ctrl_base + reg);
 222 }
 223
 224 /*
 225  * GPIO block
 226  */
 227 #define GPIO_REG_OE             0x00
 228 #define GPIO_REG_IN             0x04
 229 #define GPIO_REG_OUT            0x08
 230 #define GPIO_REG_SET            0x0c
 231 #define GPIO_REG_CLEAR          0x10
 232 #define GPIO_REG_INT_MODE       0x14
 233 #define GPIO_REG_INT_TYPE       0x18
 234 #define GPIO_REG_INT_POLARITY   0x1c
 235 #define GPIO_REG_INT_PENDING    0x20
 236 #define GPIO_REG_INT_ENABLE     0x24
 237 #define GPIO_REG_FUNC           0x28
 238
 239 #define AR71XX_GPIO_FUNC_STEREO_EN      BIT(17)
 240 #define AR71XX_GPIO_FUNC_SLIC_EN        BIT(16)
 241 #define AR71XX_GPIO_FUNC_SPI_CS2_EN     BIT(13)
 242 #define AR71XX_GPIO_FUNC_SPI_CS1_EN     BIT(12)
 243 #define AR71XX_GPIO_FUNC_UART_EN        BIT(8)
 244 #define AR71XX_GPIO_FUNC_USB_OC_EN      BIT(4)
 245 #define AR71XX_GPIO_FUNC_USB_CLK_EN     BIT(0)
 246
 247 #define AR71XX_GPIO_COUNT       16
 248
 249 #define AR724X_GPIO_COUNT       16
 250
 251 #define AR91XX_GPIO_FUNC_WMAC_LED_EN    BIT(22)
 252 #define AR91XX_GPIO_FUNC_EXP_PORT_CS_EN BIT(21)
 253 #define AR91XX_GPIO_FUNC_I2S_REFCLKEN   BIT(20)
 254 #define AR91XX_GPIO_FUNC_I2S_MCKEN      BIT(19)
 255 #define AR91XX_GPIO_FUNC_I2S1_EN        BIT(18)
 256 #define AR91XX_GPIO_FUNC_I2S0_EN        BIT(17)
 257 #define AR91XX_GPIO_FUNC_SLIC_EN        BIT(16)
 258 #define AR91XX_GPIO_FUNC_UART_RTSCTS_EN BIT(9)
 259 #define AR91XX_GPIO_FUNC_UART_EN        BIT(8)
 260 #define AR91XX_GPIO_FUNC_USB_CLK_EN     BIT(4)
 261
 262 #define AR91XX_GPIO_COUNT       22
 263
 264 extern void __iomem *ar71xx_gpio_base;
 265
 266 static inline void ar71xx_gpio_wr(unsigned reg, u32 value)
 267 {
 268         __raw_writel(value, ar71xx_gpio_base + reg);
 269 }
 270
 271 static inline u32 ar71xx_gpio_rr(unsigned reg)
 272 {
 273         return __raw_readl(ar71xx_gpio_base + reg);
 274 }
 275
 276 void ar71xx_gpio_init(void) __init;
 277 void ar71xx_gpio_function_enable(u32 mask);
 278 void ar71xx_gpio_function_disable(u32 mask);
 279
 280 /*
 281  * DDR_CTRL block
 282  */
 283 #define AR71XX_DDR_REG_PCI_WIN0         0x7c
 284 #define AR71XX_DDR_REG_PCI_WIN1         0x80
 285 #define AR71XX_DDR_REG_PCI_WIN2         0x84
 286 #define AR71XX_DDR_REG_PCI_WIN3         0x88
 287 #define AR71XX_DDR_REG_PCI_WIN4         0x8c
 288 #define AR71XX_DDR_REG_PCI_WIN5         0x90
 289 #define AR71XX_DDR_REG_PCI_WIN6         0x94
 290 #define AR71XX_DDR_REG_PCI_WIN7         0x98
 291 #define AR71XX_DDR_REG_FLUSH_GE0        0x9c
 292 #define AR71XX_DDR_REG_FLUSH_GE1        0xa0
 293 #define AR71XX_DDR_REG_FLUSH_USB        0xa4
 294 #define AR71XX_DDR_REG_FLUSH_PCI        0xa8
 295
 296 #define AR724X_DDR_REG_FLUSH_GE0        0x7c
 297 #define AR724X_DDR_REG_FLUSH_GE1        0x80
 298
 299 #define AR91XX_DDR_REG_FLUSH_GE0        0x7c
 300 #define AR91XX_DDR_REG_FLUSH_GE1        0x80
 301 #define AR91XX_DDR_REG_FLUSH_USB        0x84
 302 #define AR91XX_DDR_REG_FLUSH_WMAC       0x88
 303
 304 #define PCI_WIN0_OFFS   0x10000000
 305 #define PCI_WIN1_OFFS   0x11000000
 306 #define PCI_WIN2_OFFS   0x12000000
 307 #define PCI_WIN3_OFFS   0x13000000
 308 #define PCI_WIN4_OFFS   0x14000000
 309 #define PCI_WIN5_OFFS   0x15000000
 310 #define PCI_WIN6_OFFS   0x16000000
 311 #define PCI_WIN7_OFFS   0x07000000
 312
 313 extern void __iomem *ar71xx_ddr_base;
 314
 315 static inline void ar71xx_ddr_wr(unsigned reg, u32 val)
 316 {
 317         __raw_writel(val, ar71xx_ddr_base + reg);
 318 }
 319
 320 static inline u32 ar71xx_ddr_rr(unsigned reg)
 321 {
 322         return __raw_readl(ar71xx_ddr_base + reg);
 323 }
 324
 325 void ar71xx_ddr_flush(u32 reg);
 326
 327 /*
 328  * PCI block
 329  */
 330 #define AR71XX_PCI_CFG_BASE     (AR71XX_PCI_MEM_BASE + PCI_WIN7_OFFS + 0x10000)
 331 #define AR71XX_PCI_CFG_SIZE     0x100
 332
 333 #define PCI_REG_CRP_AD_CBE      0x00
 334 #define PCI_REG_CRP_WRDATA      0x04
 335 #define PCI_REG_CRP_RDDATA      0x08
 336 #define PCI_REG_CFG_AD          0x0c
 337 #define PCI_REG_CFG_CBE         0x10
 338 #define PCI_REG_CFG_WRDATA      0x14
 339 #define PCI_REG_CFG_RDDATA      0x18
 340 #define PCI_REG_PCI_ERR         0x1c
 341 #define PCI_REG_PCI_ERR_ADDR    0x20
 342 #define PCI_REG_AHB_ERR         0x24
 343 #define PCI_REG_AHB_ERR_ADDR    0x28
 344
 345 #define PCI_CRP_CMD_WRITE       0x00010000
 346 #define PCI_CRP_CMD_READ        0x00000000
 347 #define PCI_CFG_CMD_READ        0x0000000a
 348 #define PCI_CFG_CMD_WRITE       0x0000000b
 349
 350 #define PCI_IDSEL_ADL_START     17
 351
 352 #define AR724X_PCI_CFG_BASE     (AR71XX_PCI_MEM_BASE + 0x4000000)
 353 #define AR724X_PCI_CFG_SIZE     0x1000
 354
 355 #define AR724X_PCI_REG_INT_STATUS       0x4c
 356 #define AR724X_PCI_REG_INT_MASK         0x50
 357
 358 #define AR724X_PCI_INT_DEV0             BIT(14)
 359
 360 static inline void ar724x_pci_wr(unsigned reg, u32 val)
 361 {
 362         void __iomem *base;
 363
 364         base = ioremap_nocache(AR724X_PCI_CTRL_BASE, AR724X_PCI_CTRL_SIZE);
 365         __raw_writel(val, base + reg);
 366         iounmap(base);
 367 }
 368
 369 static inline u32 ar724x_pci_rr(unsigned reg)
 370 {
 371         void __iomem *base;
 372         u32 ret;
 373
 374         base = ioremap_nocache(AR724X_PCI_CTRL_BASE, AR724X_PCI_CTRL_SIZE);
 375         ret = __raw_readl(base + reg);
 376         iounmap(base);
 377         return ret;
 378 }
 379
 380 /*
 381  * RESET block
 382  */
 383 #define AR71XX_RESET_REG_TIMER                  0x00
 384 #define AR71XX_RESET_REG_TIMER_RELOAD           0x04
 385 #define AR71XX_RESET_REG_WDOG_CTRL              0x08
 386 #define AR71XX_RESET_REG_WDOG                   0x0c
 387 #define AR71XX_RESET_REG_MISC_INT_STATUS        0x10
 388 #define AR71XX_RESET_REG_MISC_INT_ENABLE        0x14
 389 #define AR71XX_RESET_REG_PCI_INT_STATUS         0x18
 390 #define AR71XX_RESET_REG_PCI_INT_ENABLE         0x1c
 391 #define AR71XX_RESET_REG_GLOBAL_INT_STATUS      0x20
 392 #define AR71XX_RESET_REG_RESET_MODULE           0x24
 393 #define AR71XX_RESET_REG_PERFC_CTRL             0x2c
 394 #define AR71XX_RESET_REG_PERFC0                 0x30
 395 #define AR71XX_RESET_REG_PERFC1                 0x34
 396 #define AR71XX_RESET_REG_REV_ID                 0x90
 397
 398 #define AR91XX_RESET_REG_GLOBAL_INT_STATUS      0x18
 399 #define AR91XX_RESET_REG_RESET_MODULE           0x1c
 400 #define AR91XX_RESET_REG_PERF_CTRL              0x20
 401 #define AR91XX_RESET_REG_PERFC0                 0x24
 402 #define AR91XX_RESET_REG_PERFC1                 0x28
 403
 404 #define AR724X_RESET_REG_RESET_MODULE           0x1c
 405
 406 #define WDOG_CTRL_LAST_RESET            BIT(31)
 407 #define WDOG_CTRL_ACTION_MASK           3
 408 #define WDOG_CTRL_ACTION_NONE           0       /* no action */
 409 #define WDOG_CTRL_ACTION_GPI            1       /* general purpose interrupt */
 410 #define WDOG_CTRL_ACTION_NMI            2       /* NMI */
 411 #define WDOG_CTRL_ACTION_FCR            3       /* full chip reset */
 412
 413 #define MISC_INT_DMA                    BIT(7)
 414 #define MISC_INT_OHCI                   BIT(6)
 415 #define MISC_INT_PERFC                  BIT(5)
 416 #define MISC_INT_WDOG                   BIT(4)
 417 #define MISC_INT_UART                   BIT(3)
 418 #define MISC_INT_GPIO                   BIT(2)
 419 #define MISC_INT_ERROR                  BIT(1)
 420 #define MISC_INT_TIMER                  BIT(0)
 421
 422 #define PCI_INT_CORE                    BIT(4)
 423 #define PCI_INT_DEV2                    BIT(2)
 424 #define PCI_INT_DEV1                    BIT(1)
 425 #define PCI_INT_DEV0                    BIT(0)
 426
 427 #define RESET_MODULE_EXTERNAL           BIT(28)
 428 #define RESET_MODULE_FULL_CHIP          BIT(24)
 429 #define RESET_MODULE_AMBA2WMAC          BIT(22)
 430 #define RESET_MODULE_CPU_NMI            BIT(21)
 431 #define RESET_MODULE_CPU_COLD           BIT(20)
 432 #define RESET_MODULE_DMA                BIT(19)
 433 #define RESET_MODULE_SLIC               BIT(18)
 434 #define RESET_MODULE_STEREO             BIT(17)
 435 #define RESET_MODULE_DDR                BIT(16)
 436 #define RESET_MODULE_GE1_MAC            BIT(13)
 437 #define RESET_MODULE_GE1_PHY            BIT(12)
 438 #define RESET_MODULE_USBSUS_OVERRIDE    BIT(10)
 439 #define RESET_MODULE_GE0_MAC            BIT(9)
 440 #define RESET_MODULE_GE0_PHY            BIT(8)
 441 #define RESET_MODULE_USB_OHCI_DLL       BIT(6)
 442 #define RESET_MODULE_USB_HOST           BIT(5)
 443 #define RESET_MODULE_USB_PHY            BIT(4)
 444 #define RESET_MODULE_PCI_BUS            BIT(1)
 445 #define RESET_MODULE_PCI_CORE           BIT(0)
 446
 447 #define REV_ID_MAJOR_MASK       0xf0
 448 #define REV_ID_MAJOR_AR71XX     0xa0
 449 #define REV_ID_MAJOR_AR913X     0xb0
 450 #define REV_ID_MAJOR_AR724X     0xc0
 451
 452 #define AR71XX_REV_ID_MINOR_MASK        0x3
 453 #define AR71XX_REV_ID_MINOR_AR7130      0x0
 454 #define AR71XX_REV_ID_MINOR_AR7141      0x1
 455 #define AR71XX_REV_ID_MINOR_AR7161      0x2
 456 #define AR71XX_REV_ID_REVISION_MASK     0x3
 457 #define AR71XX_REV_ID_REVISION_SHIFT    2
 458
 459 #define AR91XX_REV_ID_MINOR_MASK        0x3
 460 #define AR91XX_REV_ID_MINOR_AR9130      0x0
 461 #define AR91XX_REV_ID_MINOR_AR9132      0x1
 462 #define AR91XX_REV_ID_REVISION_MASK     0x3
 463 #define AR91XX_REV_ID_REVISION_SHIFT    2
 464
 465 #define AR724X_REV_ID_REVISION_MASK     0x3
 466
 467 extern void __iomem *ar71xx_reset_base;
 468
 469 static inline void ar71xx_reset_wr(unsigned reg, u32 val)
 470 {
 471         __raw_writel(val, ar71xx_reset_base + reg);
 472 }
 473
 474 static inline u32 ar71xx_reset_rr(unsigned reg)
 475 {
 476         return __raw_readl(ar71xx_reset_base + reg);
 477 }
 478
 479 void ar71xx_device_stop(u32 mask);
 480 void ar71xx_device_start(u32 mask);
 481
 482 /*
 483  * SPI block
 484  */
 485 #define SPI_REG_FS              0x00    /* Function Select */
 486 #define SPI_REG_CTRL            0x04    /* SPI Control */
 487 #define SPI_REG_IOC             0x08    /* SPI I/O Control */
 488 #define SPI_REG_RDS             0x0c    /* Read Data Shift */
 489
 490 #define SPI_FS_GPIO             BIT(0)  /* Enable GPIO mode */
 491
 492 #define SPI_CTRL_RD             BIT(6)  /* Remap Disable */
 493 #define SPI_CTRL_DIV_MASK       0x3f
 494
 495 #define SPI_IOC_DO              BIT(0)  /* Data Out pin */
 496 #define SPI_IOC_CLK             BIT(8)  /* CLK pin */
 497 #define SPI_IOC_CS(n)           BIT(16 + (n))
 498 #define SPI_IOC_CS0             SPI_IOC_CS(0)
 499 #define SPI_IOC_CS1             SPI_IOC_CS(1)
 500 #define SPI_IOC_CS2             SPI_IOC_CS(2)
 501 #define SPI_IOC_CS_ALL          (SPI_IOC_CS0 | SPI_IOC_CS1 | SPI_IOC_CS2)
 502
 503 void ar71xx_flash_acquire(void);
 504 void ar71xx_flash_release(void);
 505
 506 /*
 507  * MII_CTRL block
 508  */
 509 #define MII_REG_MII0_CTRL       0x00
 510 #define MII_REG_MII1_CTRL       0x04
 511
 512 #define MII0_CTRL_IF_GMII       0
 513 #define MII0_CTRL_IF_MII        1
 514 #define MII0_CTRL_IF_RGMII      2
 515 #define MII0_CTRL_IF_RMII       3
 516
 517 #define MII1_CTRL_IF_RGMII      0
 518 #define MII1_CTRL_IF_RMII       1
 519
 520 #endif /* __ASSEMBLER__ */
 521
 522 #endif /* __ASM_MACH_AR71XX_H */