target/linux/mediatek/patches/0068-SDK_compat.patch

   1 From 4c48177826502673737609ffa04b66051a1e0f75 Mon Sep 17 00:00:00 2001
   2 From: John Crispin <blogic@openwrt.org>
   3 Date: Sat, 27 Jun 2015 17:05:12 +0200
   4 Subject: [PATCH 68/76] SDK_compat
   5
   6 ---
   7  arch/arm/include/asm/mach/mt_irq.h         |  174 ++++++++
   8  arch/arm/include/asm/rt2880/mt_irq.h       |  174 ++++++++
   9  arch/arm/include/asm/rt2880/rt_mmap.h      |   58 +++
  10  arch/arm/include/asm/rt2880/surfboardint.h |   42 ++
  11  arch/arm/include/asm/rt2880/x_define_irq.h |  160 +++++++
  12  arch/arm/mach-mediatek/mediatek.c          |  186 ++++++++
  13  arch/arm/mach-mediatek/mt_reg_base.h       |  640 ++++++++++++++++++++++++++++
  14  arch/arm/mach-mediatek/rt_mmap.h           |   58 +++
  15  8 files changed, 1492 insertions(+)
  16  create mode 100644 arch/arm/include/asm/mach/mt_irq.h
  17  create mode 100644 arch/arm/include/asm/rt2880/mt_irq.h
  18  create mode 100644 arch/arm/include/asm/rt2880/rt_mmap.h
  19  create mode 100644 arch/arm/include/asm/rt2880/surfboardint.h
  20  create mode 100644 arch/arm/include/asm/rt2880/x_define_irq.h
  21  create mode 100644 arch/arm/mach-mediatek/mt_reg_base.h
  22  create mode 100644 arch/arm/mach-mediatek/rt_mmap.h
  23
  24 --- /dev/null
  25 +++ b/arch/arm/include/asm/mach/mt_irq.h
  26 @@ -0,0 +1,174 @@
  27 +#ifndef __MT_IRQ_H
  28 +#define __MT_IRQ_H
  29 +
  30 +#define GIC_PRIVATE_SIGNALS     (32)
  31 +#define NR_GIC_SGI              (16)
  32 +#define NR_GIC_PPI              (16)
  33 +#define GIC_PPI_OFFSET          (27)
  34 +#define MT_NR_PPI               (5)
  35 +#define MT_NR_SPI               (224)
  36 +#define NR_MT_IRQ_LINE          (GIC_PPI_OFFSET + MT_NR_PPI + MT_NR_SPI)
  37 +
  38 +#define MT65xx_EDGE_SENSITIVE 0
  39 +#define MT65xx_LEVEL_SENSITIVE 1
  40 +
  41 +#define MT65xx_POLARITY_LOW   0
  42 +#define MT65xx_POLARITY_HIGH  1
  43 +
  44 +#define GIC_PPI_GLOBAL_TIMER      (GIC_PPI_OFFSET + 0)
  45 +#define GIC_PPI_LEGACY_FIQ        (GIC_PPI_OFFSET + 1)
  46 +#define GIC_PPI_PRIVATE_TIMER     (GIC_PPI_OFFSET + 2)
  47 +#define GIC_PPI_NS_PRIVATE_TIMER  (GIC_PPI_OFFSET + 3)
  48 +#define GIC_PPI_LEGACY_IRQ        (GIC_PPI_OFFSET + 4)
  49 +
  50 +#define MT_BTIF_IRQ_ID                  (GIC_PRIVATE_SIGNALS + 50)
  51 +#define MT_DMA_BTIF_TX_IRQ_ID              (GIC_PRIVATE_SIGNALS + 71)
  52 +#define MT_DMA_BTIF_RX_IRQ_ID              (GIC_PRIVATE_SIGNALS + 72)
  53 +
  54 +#if !defined(CONFIG_MT8127_FPGA)
  55 +
  56 +#if !defined(__ASSEMBLY__)
  57 +#define X_DEFINE_IRQ(__name, __num, __pol, __sens)  __name = __num,
  58 +enum
  59 +{
  60 +#include "x_define_irq.h"
  61 +};
  62 +#undef X_DEFINE_IRQ
  63 +#define MT6582_AHB_SLAVE_HIF_IRQ_ID         WF_HIF_IRQ_ID /* FIXME */
  64 +
  65 +#endif
  66 +
  67 +#else
  68 +
  69 +#define MT6582_USB0_IRQ_ID                  (GIC_PRIVATE_SIGNALS + 32)
  70 +#define MT6582_USB1_IRQ_ID                                     (GIC_PRIVATE_SIGNALS + 33)
  71 +#define MT_PTP_THERM_IRQ_ID                  (GIC_PRIVATE_SIGNALS + 38)
  72 +#define MT_MSDC0_IRQ_ID                     (GIC_PRIVATE_SIGNALS + 39)
  73 +#define MT_MSDC1_IRQ_ID                     (GIC_PRIVATE_SIGNALS + 40)
  74 +//#define MT_MSDC2_IRQ_ID                     (GIC_PRIVATE_SIGNALS + 41) //6582 take off
  75 +//#define MT_MSDC3_IRQ_ID                     (GIC_PRIVATE_SIGNALS + 42) //6582 take off
  76 +#define MT6582_AP_HIF_IRQ_ID                (GIC_PRIVATE_SIGNALS + 43)
  77 +#define MT_I2C0_IRQ_ID                  (GIC_PRIVATE_SIGNALS + 44)
  78 +#define MT_I2C1_IRQ_ID                  (GIC_PRIVATE_SIGNALS + 45)
  79 +#define MT_I2C2_IRQ_ID                  (GIC_PRIVATE_SIGNALS + 46)
  80 +#define MT_UART1_IRQ_ID                     (GIC_PRIVATE_SIGNALS + 51)
  81 +#define MT_UART2_IRQ_ID                     (GIC_PRIVATE_SIGNALS + 52)
  82 +#define MT_UART3_IRQ_ID                     (GIC_PRIVATE_SIGNALS + 53)
  83 +#define MT_UART4_IRQ_ID                     (GIC_PRIVATE_SIGNALS + 54)
  84 +#define MT_NFIECC_IRQ_ID                    (GIC_PRIVATE_SIGNALS + 55)
  85 +#define MT_NFI_IRQ_ID                       (GIC_PRIVATE_SIGNALS + 56)
  86 +#define MT_GDMA1_IRQ_ID                     (GIC_PRIVATE_SIGNALS + 57)
  87 +#define MT_GDMA2_IRQ_ID                     (GIC_PRIVATE_SIGNALS + 58)
  88 +#define MT_DMA_UART0_TX_IRQ_ID              (GIC_PRIVATE_SIGNALS + 63)
  89 +#define MT_DMA_UART0_RX_IRQ_ID              (GIC_PRIVATE_SIGNALS + 64)
  90 +#define MT_DMA_UART1_TX_IRQ_ID              (GIC_PRIVATE_SIGNALS + 65)
  91 +#define MT_DMA_UART1_RX_IRQ_ID              (GIC_PRIVATE_SIGNALS + 66)
  92 +#define MT_DMA_UART2_TX_IRQ_ID              (GIC_PRIVATE_SIGNALS + 67)
  93 +#define MT_DMA_UART2_RX_IRQ_ID              (GIC_PRIVATE_SIGNALS + 68)
  94 +#define MT6582_SPI1_IRQ_ID                  (GIC_PRIVATE_SIGNALS + 78)
  95 +//#define MT_MSDC4_IRQ_ID                     (GIC_PRIVATE_SIGNALS + 83) //6582 take off
  96 +#define MT_PTP_FSM_IRQ_ID                   (GIC_PRIVATE_SIGNALS + 85)
  97 +#define MT_WDT_IRQ_ID                       (GIC_PRIVATE_SIGNALS + 88)//TBD:For build pass
  98 +#define MT_APARM_DOMAIN_IRQ_ID              (GIC_PRIVATE_SIGNALS + 94)
  99 +#define MT_APARM_DECERR_IRQ_ID              (GIC_PRIVATE_SIGNALS + 95)
 100 +#if 1 //cliff
 101 +#define MT6582_GPT_IRQ_ID                   (GIC_PRIVATE_SIGNALS + 112)//10.2 update
 102 +#define MT_EINT_IRQ_ID                      (GIC_PRIVATE_SIGNALS + 113)//10.2 update
 103 +#else
 104 +#define MT6582_GPT_IRQ_ID                   (GIC_PRIVATE_SIGNALS + 113)//10.2 update
 105 +#define MT_EINT_IRQ_ID                      (GIC_PRIVATE_SIGNALS + 116)//10.2 update
 106 +#endif
 107 +#define MT6582_PMIC_WRAP_IRQ_ID             (GIC_PRIVATE_SIGNALS + 115)//0x80
 108 +#define MT_KP_IRQ_ID                   (GIC_PRIVATE_SIGNALS + 116)
 109 +#define MT_SPM_IRQ_ID                       (GIC_PRIVATE_SIGNALS + 117)
 110 +#define MT_SPM1_IRQ_ID                       (GIC_PRIVATE_SIGNALS + 118)
 111 +#define MT_VENC_IRQ_ID                      (GIC_PRIVATE_SIGNALS + 139)
 112 +#define MT_VDEC_IRQ_ID                      (GIC_PRIVATE_SIGNALS + 140)
 113 +#define CAMERA_ISP_IRQ0_ID                  (GIC_PRIVATE_SIGNALS + 143) // cam_irq_b
 114 +#define CAMERA_ISP_IRQ1_ID                  (GIC_PRIVATE_SIGNALS + 144) // cam_irq1_b
 115 +#define CAMERA_ISP_IRQ2_ID                  (GIC_PRIVATE_SIGNALS + 145) // cam_irq2_b
 116 +//#define CAMERA_ISP_IRQ3_ID                  (GIC_PRIVATE_SIGNALS + 144) // cam_irq3_b 6582 take off
 117 +#define MT6582_JPEG_ENC_IRQ_ID              (GIC_PRIVATE_SIGNALS + 141)
 118 +//#define MT6582_JPEG_DEC_IRQ_ID              (GIC_PRIVATE_SIGNALS + 148) //6582 take off
 119 +/* Not sure and comments for early porting */
 120 +#define MT_EINT_DIRECT0_IRQ_ID              (GIC_PRIVATE_SIGNALS + 121)
 121 +
 122 +#if 0
 123 +#define MT_MFG_IRQ_GP_ID                     (GIC_PRIVATE_SIGNALS + 170)
 124 +#define MT_MFG_IRQ_GPMMU_ID                  (GIC_PRIVATE_SIGNALS + 171)
 125 +#define MT_MFG_IRQ_PP0_ID                    (GIC_PRIVATE_SIGNALS + 172)
 126 +#define MT_MFG_IRQ_PPMMU0_ID                 (GIC_PRIVATE_SIGNALS + 173)
 127 +#define MT_MFG_IRQ_PP1_ID                    (GIC_PRIVATE_SIGNALS + 174)
 128 +#define MT_MFG_IRQ_PPMMU1_ID                 (GIC_PRIVATE_SIGNALS + 175)
 129 +#else
 130 +#define MT_MFG_IRQ0_ID                     (GIC_PRIVATE_SIGNALS + 170)
 131 +#define MT_MFG_IRQ1_ID                     (GIC_PRIVATE_SIGNALS + 171)
 132 +#define MT_MFG_IRQ2_ID                     (GIC_PRIVATE_SIGNALS + 172)
 133 +#define MT_MFG_IRQ3_ID                     (GIC_PRIVATE_SIGNALS + 173)
 134 +#define MT_MFG_IRQ4_ID                     (GIC_PRIVATE_SIGNALS + 174)
 135 +#define MT_MFG_IRQ5_ID                     (GIC_PRIVATE_SIGNALS + 175)
 136 +#define MT_MFG_IRQ6_ID                     (GIC_PRIVATE_SIGNALS + 176)
 137 +#define MT_MFG_IRQ7_ID                     (GIC_PRIVATE_SIGNALS + 177)
 138 +#define MT_MFG_IRQ8_ID                     (GIC_PRIVATE_SIGNALS + 178)
 139 +#define MT_MFG_IRQ9_ID                     (GIC_PRIVATE_SIGNALS + 179)
 140 +#define MT_MFG_IRQ10_ID                    (GIC_PRIVATE_SIGNALS + 180)
 141 +#endif
 142 +
 143 +
 144 +#if 0
 145 +#define MT6582_DISP_MUTEX_IRQ_ID            (GIC_PRIVATE_SIGNALS + 160)
 146 +#define MT6582_DISP_ROT_IRQ_ID              (GIC_PRIVATE_SIGNALS + 161)
 147 +#define MT6582_DISP_SCL_IRQ_ID              (GIC_PRIVATE_SIGNALS + 162)
 148 +#define MT6582_DISP_OVL_IRQ_ID              (GIC_PRIVATE_SIGNALS + 163)
 149 +#define MT6582_DISP_WDMA0_IRQ_ID            (GIC_PRIVATE_SIGNALS + 164)
 150 +#define MT6582_DISP_WDMA1_IRQ_ID            (GIC_PRIVATE_SIGNALS + 165)
 151 +#define MT6582_DISP_RDMA0_IRQ_ID            (GIC_PRIVATE_SIGNALS + 166)
 152 +#define MT6582_DISP_RDMA1_IRQ_ID            (GIC_PRIVATE_SIGNALS + 167)
 153 +#define MT6582_DISP_BLS_IRQ_ID              (GIC_PRIVATE_SIGNALS + 168)
 154 +#define MT6582_DISP_COLOR_IRQ_ID            (GIC_PRIVATE_SIGNALS + 169)
 155 +#define MT6582_DISP_TDSHP_IRQ_ID            (GIC_PRIVATE_SIGNALS + 170)
 156 +#define MT6582_DISP_DBI_IRQ_ID              (GIC_PRIVATE_SIGNALS + 171)
 157 +#define MT6582_DISP_DSI_IRQ_ID              (GIC_PRIVATE_SIGNALS + 172)
 158 +#define MT6582_DISP_DPI0_IRQ_ID             (GIC_PRIVATE_SIGNALS + 173)
 159 +#define MT6582_DISP_DPI1_IRQ_ID             (GIC_PRIVATE_SIGNALS + 174)
 160 +#define MT6582_DISP_CMDQ_IRQ_ID             (GIC_PRIVATE_SIGNALS + 176)
 161 +#else
 162 +#define MT6582_DISP_MDP_RDMA_IRQ_ID       (GIC_PRIVATE_SIGNALS+146)
 163 +#define MT6582_DISP_MDP_RSZ0_IRQ_ID       (GIC_PRIVATE_SIGNALS+147)
 164 +#define MT6582_DISP_MDP_RSZ1_IRQ_ID       (GIC_PRIVATE_SIGNALS+148)
 165 +#define MT6582_DISP_MDP_TDSHP_IRQ_ID      (GIC_PRIVATE_SIGNALS+149)
 166 +#define MT6582_DISP_MDP_WDMA_IRQ_ID       (GIC_PRIVATE_SIGNALS+150)
 167 +#define MT6582_DISP_MDP_WROT_IRQ_ID       (GIC_PRIVATE_SIGNALS+151)
 168 +#define MT6582_DISP_RDMA_IRQ_ID           (GIC_PRIVATE_SIGNALS+152)
 169 +#define MT6582_DISP_OVL_IRQ_ID            (GIC_PRIVATE_SIGNALS+153)
 170 +#define MT6582_DISP_WDMA_IRQ_ID           (GIC_PRIVATE_SIGNALS+154)
 171 +#define MT6582_DISP_BLS_IRQ_ID            (GIC_PRIVATE_SIGNALS+155)
 172 +#define MT6582_DISP_COLOR_IRQ_ID          (GIC_PRIVATE_SIGNALS+156)
 173 +#define MT6582_DISP_DSI_IRQ_ID            (GIC_PRIVATE_SIGNALS+157)
 174 +#define MT6582_DISP_DPI0_IRQ_ID           (GIC_PRIVATE_SIGNALS+158)
 175 +#define MT6582_DISP_CMDQ_IRQ_ID           (GIC_PRIVATE_SIGNALS+159)
 176 +#define MT6582_DISP_CMDQ_SECURE_IRQ_ID    (GIC_PRIVATE_SIGNALS+160)
 177 +#define MT6582_DISP_MUTEX_IRQ_ID          (GIC_PRIVATE_SIGNALS+161)
 178 +#define MT6582_DISP_SMI_LARB0_IRQ_ID      (GIC_PRIVATE_SIGNALS+162)
 179 +#define MT_CIRQ_IRQ_ID                      (GIC_PRIVATE_SIGNALS+187)
 180 +#endif
 181 +#define MT6582_APARM_GPTTIMER_IRQ_LINE      MT6582_GPT_IRQ_ID
 182 +
 183 +// MT6582 Wifi AHB Slave HIF
 184 +#define MT6582_AHB_SLAVE_HIF_IRQ_ID         (GIC_PRIVATE_SIGNALS + 160)
 185 +#define MT6582_HIF_PDMA_IRQ_ID              (GIC_PRIVATE_SIGNALS + 59)
 186 +
 187 +/* These are defined for solving compile errors only. They are not existing on FPGA */
 188 +#define TS_IRQ_ID                         (GIC_PRIVATE_SIGNALS + 163)
 189 +#define CONN_WDT_IRQ_ID                   (GIC_PRIVATE_SIGNALS + 163)
 190 +#define LOWBATTERY_IRQ_ID                 (GIC_PRIVATE_SIGNALS + 163)
 191 +#define MD_WDT_IRQ_ID                     (GIC_PRIVATE_SIGNALS + 163)
 192 +
 193 +#define WF_HIF_IRQ_ID                     (GIC_PRIVATE_SIGNALS + 184)
 194 +#define MT_CONN2AP_BTIF_WAKEUP_IRQ_ID    (GIC_PRIVATE_SIGNALS + 185)
 195 +#define BT_CVSD_IRQ_ID                     (GIC_PRIVATE_SIGNALS + 186)
 196 +
 197 +#define CCIF0_AP_IRQ_ID                   (GIC_PRIVATE_SIGNALS + 100)
 198 +#endif
 199 +
 200 +#endif
 201 --- /dev/null
 202 +++ b/arch/arm/include/asm/rt2880/mt_irq.h
 203 @@ -0,0 +1,174 @@
 204 +#ifndef __MT_IRQ_H
 205 +#define __MT_IRQ_H
 206 +
 207 +#define GIC_PRIVATE_SIGNALS     (32)
 208 +#define NR_GIC_SGI              (16)
 209 +#define NR_GIC_PPI              (16)
 210 +#define GIC_PPI_OFFSET          (27)
 211 +#define MT_NR_PPI               (5)
 212 +#define MT_NR_SPI               (224)
 213 +#define NR_MT_IRQ_LINE          (GIC_PPI_OFFSET + MT_NR_PPI + MT_NR_SPI)
 214 +
 215 +#define MT65xx_EDGE_SENSITIVE 0
 216 +#define MT65xx_LEVEL_SENSITIVE 1
 217 +
 218 +#define MT65xx_POLARITY_LOW   0
 219 +#define MT65xx_POLARITY_HIGH  1
 220 +
 221 +#define GIC_PPI_GLOBAL_TIMER      (GIC_PPI_OFFSET + 0)
 222 +#define GIC_PPI_LEGACY_FIQ        (GIC_PPI_OFFSET + 1)
 223 +#define GIC_PPI_PRIVATE_TIMER     (GIC_PPI_OFFSET + 2)
 224 +#define GIC_PPI_NS_PRIVATE_TIMER  (GIC_PPI_OFFSET + 3)
 225 +#define GIC_PPI_LEGACY_IRQ        (GIC_PPI_OFFSET + 4)
 226 +
 227 +#define MT_BTIF_IRQ_ID                  (GIC_PRIVATE_SIGNALS + 50)
 228 +#define MT_DMA_BTIF_TX_IRQ_ID              (GIC_PRIVATE_SIGNALS + 71)
 229 +#define MT_DMA_BTIF_RX_IRQ_ID              (GIC_PRIVATE_SIGNALS + 72)
 230 +
 231 +#if !defined(CONFIG_MT8127_FPGA)
 232 +
 233 +#if !defined(__ASSEMBLY__)
 234 +#define X_DEFINE_IRQ(__name, __num, __pol, __sens)  __name = __num,
 235 +enum
 236 +{
 237 +#include "x_define_irq.h"
 238 +};
 239 +#undef X_DEFINE_IRQ
 240 +#define MT6582_AHB_SLAVE_HIF_IRQ_ID         WF_HIF_IRQ_ID /* FIXME */
 241 +
 242 +#endif
 243 +
 244 +#else
 245 +
 246 +#define MT6582_USB0_IRQ_ID                  (GIC_PRIVATE_SIGNALS + 32)
 247 +#define MT6582_USB1_IRQ_ID                                     (GIC_PRIVATE_SIGNALS + 33)
 248 +#define MT_PTP_THERM_IRQ_ID                  (GIC_PRIVATE_SIGNALS + 38)
 249 +#define MT_MSDC0_IRQ_ID                     (GIC_PRIVATE_SIGNALS + 39)
 250 +#define MT_MSDC1_IRQ_ID                     (GIC_PRIVATE_SIGNALS + 40)
 251 +//#define MT_MSDC2_IRQ_ID                     (GIC_PRIVATE_SIGNALS + 41) //6582 take off
 252 +//#define MT_MSDC3_IRQ_ID                     (GIC_PRIVATE_SIGNALS + 42) //6582 take off
 253 +#define MT6582_AP_HIF_IRQ_ID                (GIC_PRIVATE_SIGNALS + 43)
 254 +#define MT_I2C0_IRQ_ID                  (GIC_PRIVATE_SIGNALS + 44)
 255 +#define MT_I2C1_IRQ_ID                  (GIC_PRIVATE_SIGNALS + 45)
 256 +#define MT_I2C2_IRQ_ID                  (GIC_PRIVATE_SIGNALS + 46)
 257 +#define MT_UART1_IRQ_ID                     (GIC_PRIVATE_SIGNALS + 51)
 258 +#define MT_UART2_IRQ_ID                     (GIC_PRIVATE_SIGNALS + 52)
 259 +#define MT_UART3_IRQ_ID                     (GIC_PRIVATE_SIGNALS + 53)
 260 +#define MT_UART4_IRQ_ID                     (GIC_PRIVATE_SIGNALS + 54)
 261 +#define MT_NFIECC_IRQ_ID                    (GIC_PRIVATE_SIGNALS + 55)
 262 +#define MT_NFI_IRQ_ID                       (GIC_PRIVATE_SIGNALS + 56)
 263 +#define MT_GDMA1_IRQ_ID                     (GIC_PRIVATE_SIGNALS + 57)
 264 +#define MT_GDMA2_IRQ_ID                     (GIC_PRIVATE_SIGNALS + 58)
 265 +#define MT_DMA_UART0_TX_IRQ_ID              (GIC_PRIVATE_SIGNALS + 63)
 266 +#define MT_DMA_UART0_RX_IRQ_ID              (GIC_PRIVATE_SIGNALS + 64)
 267 +#define MT_DMA_UART1_TX_IRQ_ID              (GIC_PRIVATE_SIGNALS + 65)
 268 +#define MT_DMA_UART1_RX_IRQ_ID              (GIC_PRIVATE_SIGNALS + 66)
 269 +#define MT_DMA_UART2_TX_IRQ_ID              (GIC_PRIVATE_SIGNALS + 67)
 270 +#define MT_DMA_UART2_RX_IRQ_ID              (GIC_PRIVATE_SIGNALS + 68)
 271 +#define MT6582_SPI1_IRQ_ID                  (GIC_PRIVATE_SIGNALS + 78)
 272 +//#define MT_MSDC4_IRQ_ID                     (GIC_PRIVATE_SIGNALS + 83) //6582 take off
 273 +#define MT_PTP_FSM_IRQ_ID                   (GIC_PRIVATE_SIGNALS + 85)
 274 +#define MT_WDT_IRQ_ID                       (GIC_PRIVATE_SIGNALS + 88)//TBD:For build pass
 275 +#define MT_APARM_DOMAIN_IRQ_ID              (GIC_PRIVATE_SIGNALS + 94)
 276 +#define MT_APARM_DECERR_IRQ_ID              (GIC_PRIVATE_SIGNALS + 95)
 277 +#if 1 //cliff
 278 +#define MT6582_GPT_IRQ_ID                   (GIC_PRIVATE_SIGNALS + 112)//10.2 update
 279 +#define MT_EINT_IRQ_ID                      (GIC_PRIVATE_SIGNALS + 113)//10.2 update
 280 +#else
 281 +#define MT6582_GPT_IRQ_ID                   (GIC_PRIVATE_SIGNALS + 113)//10.2 update
 282 +#define MT_EINT_IRQ_ID                      (GIC_PRIVATE_SIGNALS + 116)//10.2 update
 283 +#endif
 284 +#define MT6582_PMIC_WRAP_IRQ_ID             (GIC_PRIVATE_SIGNALS + 115)//0x80
 285 +#define MT_KP_IRQ_ID                   (GIC_PRIVATE_SIGNALS + 116)
 286 +#define MT_SPM_IRQ_ID                       (GIC_PRIVATE_SIGNALS + 117)
 287 +#define MT_SPM1_IRQ_ID                       (GIC_PRIVATE_SIGNALS + 118)
 288 +#define MT_VENC_IRQ_ID                      (GIC_PRIVATE_SIGNALS + 139)
 289 +#define MT_VDEC_IRQ_ID                      (GIC_PRIVATE_SIGNALS + 140)
 290 +#define CAMERA_ISP_IRQ0_ID                  (GIC_PRIVATE_SIGNALS + 143) // cam_irq_b
 291 +#define CAMERA_ISP_IRQ1_ID                  (GIC_PRIVATE_SIGNALS + 144) // cam_irq1_b
 292 +#define CAMERA_ISP_IRQ2_ID                  (GIC_PRIVATE_SIGNALS + 145) // cam_irq2_b
 293 +//#define CAMERA_ISP_IRQ3_ID                  (GIC_PRIVATE_SIGNALS + 144) // cam_irq3_b 6582 take off
 294 +#define MT6582_JPEG_ENC_IRQ_ID              (GIC_PRIVATE_SIGNALS + 141)
 295 +//#define MT6582_JPEG_DEC_IRQ_ID              (GIC_PRIVATE_SIGNALS + 148) //6582 take off
 296 +/* Not sure and comments for early porting */
 297 +#define MT_EINT_DIRECT0_IRQ_ID              (GIC_PRIVATE_SIGNALS + 121)
 298 +
 299 +#if 0
 300 +#define MT_MFG_IRQ_GP_ID                     (GIC_PRIVATE_SIGNALS + 170)
 301 +#define MT_MFG_IRQ_GPMMU_ID                  (GIC_PRIVATE_SIGNALS + 171)
 302 +#define MT_MFG_IRQ_PP0_ID                    (GIC_PRIVATE_SIGNALS + 172)
 303 +#define MT_MFG_IRQ_PPMMU0_ID                 (GIC_PRIVATE_SIGNALS + 173)
 304 +#define MT_MFG_IRQ_PP1_ID                    (GIC_PRIVATE_SIGNALS + 174)
 305 +#define MT_MFG_IRQ_PPMMU1_ID                 (GIC_PRIVATE_SIGNALS + 175)
 306 +#else
 307 +#define MT_MFG_IRQ0_ID                     (GIC_PRIVATE_SIGNALS + 170)
 308 +#define MT_MFG_IRQ1_ID                     (GIC_PRIVATE_SIGNALS + 171)
 309 +#define MT_MFG_IRQ2_ID                     (GIC_PRIVATE_SIGNALS + 172)
 310 +#define MT_MFG_IRQ3_ID                     (GIC_PRIVATE_SIGNALS + 173)
 311 +#define MT_MFG_IRQ4_ID                     (GIC_PRIVATE_SIGNALS + 174)
 312 +#define MT_MFG_IRQ5_ID                     (GIC_PRIVATE_SIGNALS + 175)
 313 +#define MT_MFG_IRQ6_ID                     (GIC_PRIVATE_SIGNALS + 176)
 314 +#define MT_MFG_IRQ7_ID                     (GIC_PRIVATE_SIGNALS + 177)
 315 +#define MT_MFG_IRQ8_ID                     (GIC_PRIVATE_SIGNALS + 178)
 316 +#define MT_MFG_IRQ9_ID                     (GIC_PRIVATE_SIGNALS + 179)
 317 +#define MT_MFG_IRQ10_ID                    (GIC_PRIVATE_SIGNALS + 180)
 318 +#endif
 319 +
 320 +
 321 +#if 0
 322 +#define MT6582_DISP_MUTEX_IRQ_ID            (GIC_PRIVATE_SIGNALS + 160)
 323 +#define MT6582_DISP_ROT_IRQ_ID              (GIC_PRIVATE_SIGNALS + 161)
 324 +#define MT6582_DISP_SCL_IRQ_ID              (GIC_PRIVATE_SIGNALS + 162)
 325 +#define MT6582_DISP_OVL_IRQ_ID              (GIC_PRIVATE_SIGNALS + 163)
 326 +#define MT6582_DISP_WDMA0_IRQ_ID            (GIC_PRIVATE_SIGNALS + 164)
 327 +#define MT6582_DISP_WDMA1_IRQ_ID            (GIC_PRIVATE_SIGNALS + 165)
 328 +#define MT6582_DISP_RDMA0_IRQ_ID            (GIC_PRIVATE_SIGNALS + 166)
 329 +#define MT6582_DISP_RDMA1_IRQ_ID            (GIC_PRIVATE_SIGNALS + 167)
 330 +#define MT6582_DISP_BLS_IRQ_ID              (GIC_PRIVATE_SIGNALS + 168)
 331 +#define MT6582_DISP_COLOR_IRQ_ID            (GIC_PRIVATE_SIGNALS + 169)
 332 +#define MT6582_DISP_TDSHP_IRQ_ID            (GIC_PRIVATE_SIGNALS + 170)
 333 +#define MT6582_DISP_DBI_IRQ_ID              (GIC_PRIVATE_SIGNALS + 171)
 334 +#define MT6582_DISP_DSI_IRQ_ID              (GIC_PRIVATE_SIGNALS + 172)
 335 +#define MT6582_DISP_DPI0_IRQ_ID             (GIC_PRIVATE_SIGNALS + 173)
 336 +#define MT6582_DISP_DPI1_IRQ_ID             (GIC_PRIVATE_SIGNALS + 174)
 337 +#define MT6582_DISP_CMDQ_IRQ_ID             (GIC_PRIVATE_SIGNALS + 176)
 338 +#else
 339 +#define MT6582_DISP_MDP_RDMA_IRQ_ID       (GIC_PRIVATE_SIGNALS+146)
 340 +#define MT6582_DISP_MDP_RSZ0_IRQ_ID       (GIC_PRIVATE_SIGNALS+147)
 341 +#define MT6582_DISP_MDP_RSZ1_IRQ_ID       (GIC_PRIVATE_SIGNALS+148)
 342 +#define MT6582_DISP_MDP_TDSHP_IRQ_ID      (GIC_PRIVATE_SIGNALS+149)
 343 +#define MT6582_DISP_MDP_WDMA_IRQ_ID       (GIC_PRIVATE_SIGNALS+150)
 344 +#define MT6582_DISP_MDP_WROT_IRQ_ID       (GIC_PRIVATE_SIGNALS+151)
 345 +#define MT6582_DISP_RDMA_IRQ_ID           (GIC_PRIVATE_SIGNALS+152)
 346 +#define MT6582_DISP_OVL_IRQ_ID            (GIC_PRIVATE_SIGNALS+153)
 347 +#define MT6582_DISP_WDMA_IRQ_ID           (GIC_PRIVATE_SIGNALS+154)
 348 +#define MT6582_DISP_BLS_IRQ_ID            (GIC_PRIVATE_SIGNALS+155)
 349 +#define MT6582_DISP_COLOR_IRQ_ID          (GIC_PRIVATE_SIGNALS+156)
 350 +#define MT6582_DISP_DSI_IRQ_ID            (GIC_PRIVATE_SIGNALS+157)
 351 +#define MT6582_DISP_DPI0_IRQ_ID           (GIC_PRIVATE_SIGNALS+158)
 352 +#define MT6582_DISP_CMDQ_IRQ_ID           (GIC_PRIVATE_SIGNALS+159)
 353 +#define MT6582_DISP_CMDQ_SECURE_IRQ_ID    (GIC_PRIVATE_SIGNALS+160)
 354 +#define MT6582_DISP_MUTEX_IRQ_ID          (GIC_PRIVATE_SIGNALS+161)
 355 +#define MT6582_DISP_SMI_LARB0_IRQ_ID      (GIC_PRIVATE_SIGNALS+162)
 356 +#define MT_CIRQ_IRQ_ID                      (GIC_PRIVATE_SIGNALS+187)
 357 +#endif
 358 +#define MT6582_APARM_GPTTIMER_IRQ_LINE      MT6582_GPT_IRQ_ID
 359 +
 360 +// MT6582 Wifi AHB Slave HIF
 361 +#define MT6582_AHB_SLAVE_HIF_IRQ_ID         (GIC_PRIVATE_SIGNALS + 160)
 362 +#define MT6582_HIF_PDMA_IRQ_ID              (GIC_PRIVATE_SIGNALS + 59)
 363 +
 364 +/* These are defined for solving compile errors only. They are not existing on FPGA */
 365 +#define TS_IRQ_ID                         (GIC_PRIVATE_SIGNALS + 163)
 366 +#define CONN_WDT_IRQ_ID                   (GIC_PRIVATE_SIGNALS + 163)
 367 +#define LOWBATTERY_IRQ_ID                 (GIC_PRIVATE_SIGNALS + 163)
 368 +#define MD_WDT_IRQ_ID                     (GIC_PRIVATE_SIGNALS + 163)
 369 +
 370 +#define WF_HIF_IRQ_ID                     (GIC_PRIVATE_SIGNALS + 184)
 371 +#define MT_CONN2AP_BTIF_WAKEUP_IRQ_ID    (GIC_PRIVATE_SIGNALS + 185)
 372 +#define BT_CVSD_IRQ_ID                     (GIC_PRIVATE_SIGNALS + 186)
 373 +
 374 +#define CCIF0_AP_IRQ_ID                   (GIC_PRIVATE_SIGNALS + 100)
 375 +#endif
 376 +
 377 +#endif
 378 --- /dev/null
 379 +++ b/arch/arm/include/asm/rt2880/rt_mmap.h
 380 @@ -0,0 +1,58 @@
 381 +#define HIFSYS_BASE                    0xFA000000 //for PCIe/USB
 382 +#define ETHDMASYS_BASE                 0xFB000000 //for I2S/PCM/GDMA/HSDMA/FE/GMAC
 383 +
 384 +#define HIFSYS_PCI_BASE                 0xFA140000
 385 +#define HIFSYS_USB_HOST_BASE            0xFA1C0000
 386 +#define HIFSYS_USB_HOST2_BASE           0xFA240000
 387 +
 388 +#define ETHDMASYS_SYSCTL_BASE           0xFB000000
 389 +#define ETHDMASYS_RBUS_MATRIXCTL_BASE   0xFB000400
 390 +#define ETHDMASYS_I2S_BASE              0xFB000A00
 391 +#define ETHDMASYS_PCM_BASE              0xFB002000
 392 +#define ETHDMASYS_GDMA_BASE             0xFB002800
 393 +#define ETHDMASYS_HS_DMA_BASE           0xFB007000
 394 +#define ETHDMASYS_FRAME_ENGINE_BASE     0xFB100000
 395 +#define ETHDMASYS_PPE_BASE             0xFB100C00
 396 +#define ETHDMASYS_ETH_SW_BASE          0xFB110000
 397 +#define ETHDMASYS_CRYPTO_ENGINE_BASE   0xFB240000
 398 +
 399 +//for backward-compatible
 400 +#define RALINK_FRAME_ENGINE_BASE       ETHDMASYS_FRAME_ENGINE_BASE
 401 +#define RALINK_PPE_BASE                 ETHDMASYS_PPE_BASE
 402 +#define RALINK_SYSCTL_BASE             ETHDMASYS_SYSCTL_BASE
 403 +#define RALINK_ETH_SW_BASE             ETHDMASYS_ETH_SW_BASE
 404 +#define RALINK_GDMA_BASE      ETHDMASYS_GDMA_BASE
 405 +#define RALINK_HS_DMA_BASE    ETHDMASYS_HS_DMA_BASE
 406 +#define RALINK_11N_MAC_BASE            0       //unused for rt_rdm usage
 407 +
 408 +//Reset Control Register
 409 +#define RSTCTL_SYS_RST                 (1<<0)
 410 +#define RSTCTL_MCM_RST                 (1<<2)
 411 +#define RSTCTL_HSDMA_RST               (1<<5)
 412 +#define RSTCTL_FE_RST                  (1<<6)
 413 +#define RSTCTL_SPDIF_RST               (1<<7)
 414 +#define RSTCTL_TIMER_RST               (1<<8)
 415 +#define RSTCTL_CIRQ_RST                        (1<<9)
 416 +#define RSTCTL_MC_RST                  (1<<10)
 417 +#define RSTCTL_PCM_RST                 (1<<11)
 418 +#define RSTCTL_GPIO_RST                        (1<<13)
 419 +#define RSTCTL_GDMA_RST                        (1<<14)
 420 +#define RSTCTL_NAND_RST                        (1<<15)
 421 +#define RSTCTL_I2C_RST                 (1<<16)
 422 +#define RSTCTL_I2S_RST                 (1<<17)
 423 +#define RSTCTL_SPI_RST                 (1<<18)
 424 +#define RSTCTL_UART0_RST               (1<<19)
 425 +#define RSTCTL_UART1_RST               (1<<20)
 426 +#define RSTCTL_UART2_RST               (1<<21)
 427 +#define RSTCTL_UPHY_RST                        (1<<22)
 428 +#define RSTCTL_ETH_RST                 (1<<23)
 429 +#define RSTCTL_PCIE0_RST               (1<<24)
 430 +#define RSTCTL_PCIE1_RST               (1<<25)
 431 +#define RSTCTL_PCIE2_RST               (1<<26)
 432 +#define RSTCTL_AUX_STCK_RST            (1<<28)
 433 +#define RSTCTL_CRYPT_RST               (1<<29)
 434 +#define RSTCTL_SDXC_RST                        (1<<30)
 435 +#define RSTCTL_PWM_RST                 (1<<31)
 436 +
 437 +//for backward-compatible
 438 +#define RALINK_FE_RST                  RSTCTL_FE_RST
 439 --- /dev/null
 440 +++ b/arch/arm/include/asm/rt2880/surfboardint.h
 441 @@ -0,0 +1,42 @@
 442 +#include "mt_irq.h"
 443 +
 444 +//#define SURFBOARDINT_SYSCTL      0      /* SYSCTL */
 445 +#define SURFBOARDINT_FE          MT_FE_ORIG_IRQ_ID     /* FE */
 446 +#define SURFBOARDINT_PCM         MT_PCM_IRQ_ID      /* PCM */
 447 +//#define SURFBOARDINT_GPIO        6      /* GPIO */
 448 +#define SURFBOARDINT_HSGDMA      MT_HSDMA_IRQ_ID      /* HSGDMA */
 449 +#define SURFBOARDINT_DMA         MT_GDMA_IRQ_ID      /* DMA */
 450 +//#define SURFBOARDINT_PC          9      /* Performance counter */
 451 +#define SURFBOARDINT_I2S         MT_I2S_IRQ_ID     /* I2S */
 452 +//#define SURFBOARDINT_SPI         11     /* SPI */
 453 +//#define SURFBOARDINT_AES         13     /* AES */
 454 +//#define SURFBOARDINT_AESENGINE      13     /* AES Engine */
 455 +#define SURFBOARDINT_CRYPTO      MT_CRYPTO_IRQ_ID     /* CryptoEngine */
 456 +//#define SURFBOARDINT_SDXC        14     /* SDXC */
 457 +//#define SURFBOARDINT_ESW         17     /* ESW */
 458 +#define SURFBOARDINT_USB0         MT_SSUSB_XHCI0_IRQ_ID     /* USB0 */
 459 +#define SURFBOARDINT_USB1         MT_SSUSB_XHCI1_IRQ_ID     /* USB1 */
 460 +//#define SURFBOARDINT_UART_LITE1  20     /* UART Lite */
 461 +//#define SURFBOARDINT_UART_LITE2  21     /* UART Lite */
 462 +//#define SURFBOARDINT_UART_LITE3  22     /* UART Lite */
 463 +//#define SURFBOARDINT_UART1       SURFBOARDINT_UART_LITE1
 464 +//#define SURFBOARDINT_UART        SURFBOARDINT_UART_LITE2
 465 +//#define SURFBOARDINT_WDG         23     /* WDG timer */
 466 +//#define SURFBOARDINT_TIMER0      24     /* Timer0 */
 467 +//#define SURFBOARDINT_TIMER1      25     /* Timer1 */
 468 +//#define SURFBOARDINT_ILL_ACC     35     /* illegal access */
 469 +#define RALINK_INT_PCIE0         MT_PCIE0_IRQ_ID     /* PCIE0 */
 470 +#define RALINK_INT_PCIE1         MT_PCIE1_IRQ_ID     /* PCIE1 */
 471 +#define RALINK_INT_PCIE2         MT_PCIE2_IRQ_ID     /* PCIE2 */
 472 +
 473 +// Wait for RD to define IRQ source
 474 +
 475 +//#define RALINK_INT_xxx         MT_CRYPTO_RING0_IRQ_ID     /*  */
 476 +//#define RALINK_INT_xxx         MT_CRYPTO_RING1_IRQ_ID     /*  */
 477 +//#define RALINK_INT_xxx         MT_CRYPTO_RING2_IRQ_ID     /*  */
 478 +//#define RALINK_INT_xxx         MT_FE_PDMA_IRQ_ID     /*  */
 479 +//#define RALINK_INT_xxx         MT_FE_QDMA_IRQ_ID     /*  */
 480 +//#define RALINK_INT_xxx         MT_PCIE_LINK_DOWN_RST_IRQ_ID     /*  */
 481 +
 482 +
 483 +
 484 --- /dev/null
 485 +++ b/arch/arm/include/asm/rt2880/x_define_irq.h
 486 @@ -0,0 +1,160 @@
 487 +/*
 488 + * This file is generated automatically according to the design of silicon.
 489 + * Don't modify it directly.
 490 + */
 491 +
 492 +X_DEFINE_IRQ(MT6582_USB0_IRQ_ID            , 64, L,LEVEL)
 493 +X_DEFINE_IRQ(MT6582_USB1_IRQ_ID            , 65, L,LEVEL)
 494 +X_DEFINE_IRQ(TS_IRQ_ID                     , 66, L,EDGE)
 495 +X_DEFINE_IRQ(TS_BATCH_IRQ_ID               , 67, L,EDGE)
 496 +X_DEFINE_IRQ(LOWBATTERY_IRQ_ID             , 68, L,EDGE)
 497 +X_DEFINE_IRQ(PWM_IRQ_ID                    , 69, L,LEVEL)
 498 +X_DEFINE_IRQ(THERM_CTRL_IRQ_ID             , 70, L,LEVEL)
 499 +X_DEFINE_IRQ(MT_MSDC0_IRQ_ID               , 71, L,LEVEL)
 500 +X_DEFINE_IRQ(MT_MSDC1_IRQ_ID               , 72, L,LEVEL)
 501 +X_DEFINE_IRQ(MT_MSDC2_IRQ_ID               , 73, L,LEVEL)
 502 +X_DEFINE_IRQ(MT_MSDC3_IRQ_ID               , 74, L,LEVEL)
 503 +X_DEFINE_IRQ(MT_I2C0_IRQ_ID                , 76, L,LEVEL)
 504 +X_DEFINE_IRQ(MT_I2C1_IRQ_ID                , 77, L,LEVEL)
 505 +X_DEFINE_IRQ(MT_I2C2_IRQ_ID                , 78, L,LEVEL)
 506 +X_DEFINE_IRQ(BITF_IRQ_ID                   , 82, L,LEVEL)
 507 +X_DEFINE_IRQ(MT_UART1_IRQ_ID               , 83, L,LEVEL)
 508 +X_DEFINE_IRQ(MT_UART2_IRQ_ID               , 84, L,LEVEL)
 509 +X_DEFINE_IRQ(MT_UART3_IRQ_ID               , 85, L,LEVEL)
 510 +X_DEFINE_IRQ(MT_UART4_IRQ_ID               , 86, L,LEVEL)
 511 +X_DEFINE_IRQ(MT_NFIECC_IRQ_ID              , 87, L,LEVEL)
 512 +X_DEFINE_IRQ(MT_NFI_IRQ_ID                 , 88, L,LEVEL)
 513 +X_DEFINE_IRQ(MT_GDMA1_IRQ_ID               , 89, L,LEVEL)
 514 +X_DEFINE_IRQ(MT_GDMA2_IRQ_ID               , 90, L,LEVEL)
 515 +X_DEFINE_IRQ(MT6582_HIF_PDMA_IRQ_ID        , 91, L,LEVEL)
 516 +X_DEFINE_IRQ(AP_DMA_I2C0_IRQ_ID            , 92, L,LEVEL)
 517 +X_DEFINE_IRQ(AP_DMA_I2C1_IRQ_ID            , 93, L,LEVEL)
 518 +X_DEFINE_IRQ(AP_DMA_I2C2_IRQ_ID            , 94, L,LEVEL)
 519 +X_DEFINE_IRQ(MT_DMA_UART0_TX_IRQ_ID        , 95, L,LEVEL)
 520 +X_DEFINE_IRQ(MT_DMA_UART0_RX_IRQ_ID        , 96, L,LEVEL)
 521 +X_DEFINE_IRQ(MT_DMA_UART1_TX_IRQ_ID        , 97, L,LEVEL)
 522 +X_DEFINE_IRQ(MT_DMA_UART1_RX_IRQ_ID        , 98, L,LEVEL)
 523 +X_DEFINE_IRQ(MT_DMA_UART2_TX_IRQ_ID        , 99, L,LEVEL)
 524 +X_DEFINE_IRQ(MT_DMA_UART2_RX_IRQ_ID        , 100, L,LEVEL)
 525 +X_DEFINE_IRQ(MT_DMA_UART3_TX_IRQ_ID        , 101, L,LEVEL)
 526 +X_DEFINE_IRQ(MT_DMA_UART3_RX_IRQ_ID        , 102, L,LEVEL)
 527 +X_DEFINE_IRQ(AP_DMA_BTIF_TX_IRQ_ID         , 103, L,LEVEL)
 528 +X_DEFINE_IRQ(AP_DMA_BTIF_RX_IRQ_ID         , 104, L,LEVEL)
 529 +X_DEFINE_IRQ(MT_GCPU_IRQ_ID                , 105, L,LEVEL)
 530 +X_DEFINE_IRQ(MT_GCPU_DMX_IRQ_ID            , 106, L,LEVEL)
 531 +X_DEFINE_IRQ(MT_GCPU_MMU_IRQ_ID            , 107, L,LEVEL)
 532 +X_DEFINE_IRQ(MT_GCPU_MMU_SEC_IRQ_ID        , 108, L,LEVEL)
 533 +X_DEFINE_IRQ(MT_ETHER_NIC_WRAP_IRQ_ID      , 109, L,LEVEL)
 534 +X_DEFINE_IRQ(MT6582_SPI1_IRQ_ID            , 110, L,LEVEL)
 535 +X_DEFINE_IRQ(MSDC0_WAKEUP_PS_IRQ_ID        , 111, H,EDGE)
 536 +X_DEFINE_IRQ(MSDC1_WAKEUP_PS_IRQ_ID        , 112, H,EDGE)
 537 +X_DEFINE_IRQ(MSDC2_WAKEUP_PS_IRQ_ID        , 113, H,EDGE)
 538 +X_DEFINE_IRQ(MT_CRYPTO_RING0_IRQ_ID        , 114, H,LEVEL)
 539 +X_DEFINE_IRQ(MT_CRYPTO_RING1_IRQ_ID        , 115, H,LEVEL)
 540 +X_DEFINE_IRQ(MT_CRYPTO_RING2_IRQ_ID        , 116, H,LEVEL)
 541 +X_DEFINE_IRQ(MT_PTP_FSM_IRQ_ID             , 117, L,LEVEL)
 542 +X_DEFINE_IRQ(BTIF_WAKEUP_IRQ_ID            , 118, L,LEVEL)
 543 +X_DEFINE_IRQ(MT_IRRX_IRQ_ID                , 119, L,LEVEL)
 544 +X_DEFINE_IRQ(MT_WDT_IRQ_ID                 , 120, L,EDGE)
 545 +X_DEFINE_IRQ(MT_CRYPTO_RING3_IRQ_ID        , 123, H,LEVEL)
 546 +X_DEFINE_IRQ(DCC_APARM_IRQ_ID              , 124, L,LEVEL)
 547 +X_DEFINE_IRQ(APARM_CTI_IRQ_ID              , 125, L,LEVEL)
 548 +X_DEFINE_IRQ(MT_APARM_DOMAIN_IRQ_ID        , 126, L,LEVEL)
 549 +X_DEFINE_IRQ(MT_APARM_DECERR_IRQ_ID        , 127, L,LEVEL)
 550 +X_DEFINE_IRQ(DOMAIN_ABORT_IRQ_ID0          , 128, L,LEVEL)
 551 +X_DEFINE_IRQ(MT_CRYPTO_IRQ_ID              , 129, H,LEVEL)
 552 +X_DEFINE_IRQ(MT_HSDMA_IRQ_ID               , 130, H,LEVEL)
 553 +X_DEFINE_IRQ(MT_GDMA_IRQ_ID                , 131, H,LEVEL)
 554 +X_DEFINE_IRQ(CCIF0_AP_IRQ_ID               , 132, L,LEVEL)
 555 +X_DEFINE_IRQ(MT_I2S_IRQ_ID                 , 134, H,LEVEL)
 556 +X_DEFINE_IRQ(MT_PCM_IRQ_ID                 , 135, H,LEVEL)
 557 +X_DEFINE_IRQ(AFE_MCU_IRQ_ID                , 136, L,LEVEL)
 558 +X_DEFINE_IRQ(M4U1_IRQ_ID                   , 138, L,LEVEL)
 559 +X_DEFINE_IRQ(M4UL2_IRQ_ID                  , 139, L,LEVEL)
 560 +X_DEFINE_IRQ(M4UL2_SEC_IRQ_ID              , 140, L,LEVEL)
 561 +X_DEFINE_IRQ(REFRESH_RATE_IRQ_ID           , 141, L,EDGE)
 562 +X_DEFINE_IRQ(MT6582_APARM_GPTTIMER_IRQ_LINE, 144, L,LEVEL)
 563 +X_DEFINE_IRQ(MT_EINT_IRQ_ID                , 145, H,LEVEL)
 564 +X_DEFINE_IRQ(EINT_EVENT_IRQ_ID             , 146, L,LEVEL)
 565 +X_DEFINE_IRQ(MT6582_PMIC_WRAP_IRQ_ID       , 147, H,LEVEL)
 566 +X_DEFINE_IRQ(MT_KP_IRQ_ID                  , 148, L,EDGE)
 567 +X_DEFINE_IRQ(MT_SPM_IRQ_ID                 , 149, L,LEVEL)
 568 +X_DEFINE_IRQ(MT_SPM1_IRQ_ID                , 150, L,LEVEL)
 569 +X_DEFINE_IRQ(MT_SPM2_IRQ_ID                , 151, L,LEVEL)
 570 +X_DEFINE_IRQ(MT_SPM3_IRQ_ID                , 152, L,LEVEL)
 571 +X_DEFINE_IRQ(MT_EINT_DIRECT0_IRQ_ID        , 153, H,LEVEL)
 572 +X_DEFINE_IRQ(MT_EINT_DIRECT1_IRQ_ID        , 154, H,LEVEL)
 573 +X_DEFINE_IRQ(MT_EINT_DIRECT2_IRQ_ID        , 155, H,LEVEL)
 574 +X_DEFINE_IRQ(MT_EINT_DIRECT3_IRQ_ID        , 156, H,LEVEL)
 575 +X_DEFINE_IRQ(MT_EINT_DIRECT4_IRQ_ID        , 157, H,LEVEL)
 576 +X_DEFINE_IRQ(MT_EINT_DIRECT5_IRQ_ID        , 158, H,LEVEL)
 577 +X_DEFINE_IRQ(MT_EINT_DIRECT6_IRQ_ID        , 159, H,LEVEL)
 578 +X_DEFINE_IRQ(MT_EINT_DIRECT7_IRQ_ID        , 160, H,LEVEL)
 579 +X_DEFINE_IRQ(MT_EINT_DIRECT8_IRQ_ID        , 161, H,LEVEL)
 580 +X_DEFINE_IRQ(MT_EINT_DIRECT9_IRQ_ID        , 162, H,LEVEL)
 581 +X_DEFINE_IRQ(MT_EINT_DIRECT10_IRQ_ID       , 163, H,LEVEL)
 582 +X_DEFINE_IRQ(MT_EINT_DIRECT11_IRQ_ID       , 164, H,LEVEL)
 583 +X_DEFINE_IRQ(MT_EINT_DIRECT12_IRQ_ID       , 165, H,LEVEL)
 584 +X_DEFINE_IRQ(MT_EINT_DIRECT13_IRQ_ID       , 166, H,LEVEL)
 585 +X_DEFINE_IRQ(MT_EINT_DIRECT14_IRQ_ID       , 167, H,LEVEL)
 586 +X_DEFINE_IRQ(SMI_LARB0_IRQ_ID              , 168, L,LEVEL)
 587 +X_DEFINE_IRQ(SMI_LARB1_IRQ_ID              , 169, L,LEVEL)
 588 +X_DEFINE_IRQ(SMI_LARB2_IRQ_ID              , 170, L,LEVEL)
 589 +X_DEFINE_IRQ(MT_VDEC_IRQ_ID                , 171, L,LEVEL)
 590 +X_DEFINE_IRQ(MT_VENC_IRQ_ID                , 172, L,LEVEL)
 591 +X_DEFINE_IRQ(MT6582_JPEG_ENC_IRQ_ID        , 173, L,LEVEL)
 592 +X_DEFINE_IRQ(SENINF_IRQ_ID                 , 174, L,LEVEL)
 593 +X_DEFINE_IRQ(CAMERA_ISP_IRQ0_ID            , 175, L,LEVEL)
 594 +X_DEFINE_IRQ(CAMERA_ISP_IRQ1_ID            , 176, L,LEVEL)
 595 +X_DEFINE_IRQ(CAMERA_ISP_IRQ2_ID            , 177, L,LEVEL)
 596 +X_DEFINE_IRQ(MT6582_DISP_MDP_RDMA_IRQ_ID   , 178, L,LEVEL)
 597 +X_DEFINE_IRQ(MT6582_DISP_MDP_RSZ0_IRQ_ID   , 179, L,LEVEL)
 598 +X_DEFINE_IRQ(MT6582_DISP_MDP_RSZ1_IRQ_ID   , 180, L,LEVEL)
 599 +X_DEFINE_IRQ(MT6582_DISP_MDP_TDSHP_IRQ_ID  , 181, L,LEVEL)
 600 +X_DEFINE_IRQ(MT6582_DISP_MDP_WDMA_IRQ_ID   , 182, L,LEVEL)
 601 +X_DEFINE_IRQ(MT6582_DISP_MDP_WROT_IRQ_ID   , 183, L,LEVEL)
 602 +X_DEFINE_IRQ(MT6582_DISP_RDMA_IRQ_ID       , 184, L,LEVEL)
 603 +X_DEFINE_IRQ(MT6582_DISP_OVL_IRQ_ID        , 185, L,LEVEL)
 604 +X_DEFINE_IRQ(MT6582_DISP_WDMA_IRQ_ID       , 186, L,LEVEL)
 605 +X_DEFINE_IRQ(MT6582_DISP_BLS_IRQ_ID        , 187, L,LEVEL)
 606 +X_DEFINE_IRQ(MT6582_DISP_COLOR_IRQ_ID      , 188, L,LEVEL)
 607 +X_DEFINE_IRQ(MT6582_DISP_DSI_IRQ_ID        , 189, L,LEVEL)
 608 +X_DEFINE_IRQ(MT6582_DISP_DPI0_IRQ_ID       , 190, L,LEVEL)
 609 +X_DEFINE_IRQ(MT6582_DISP_CMDQ_IRQ_ID       , 191, L,LEVEL)
 610 +X_DEFINE_IRQ(MT6582_DISP_CMDQ_SECURE_IRQ_ID, 192, L,LEVEL)
 611 +X_DEFINE_IRQ(MT6582_DISP_MUTEX_IRQ_ID      , 193, L,LEVEL)
 612 +X_DEFINE_IRQ(MM_DUMMY0_IRQ_ID              , 194, L,LEVEL)
 613 +X_DEFINE_IRQ(MM_DUMMY1_IRQ_ID              , 195, L,LEVEL)
 614 +X_DEFINE_IRQ(MT6582_DISP_RDMA1_IRQ_ID      , 196, L,LEVEL)
 615 +X_DEFINE_IRQ(MM_DUMMY3_IRQ_ID              , 197, L,LEVEL)
 616 +X_DEFINE_IRQ(MM_DUMMY4_IRQ_ID              , 198, L,LEVEL)
 617 +X_DEFINE_IRQ(MM_DUMMY5_IRQ_ID              , 199, L,LEVEL)
 618 +X_DEFINE_IRQ(MM_DUMMY6_IRQ_ID              , 200, L,LEVEL)
 619 +X_DEFINE_IRQ(MM_DUMMY7_IRQ_ID              , 201, L,LEVEL)
 620 +X_DEFINE_IRQ(MT_MFG_IRQ0_ID                , 202, L,LEVEL)
 621 +X_DEFINE_IRQ(MT_MFG_IRQ1_ID                , 203, L,LEVEL)
 622 +X_DEFINE_IRQ(MT_MFG_IRQ2_ID                , 204, L,LEVEL)
 623 +X_DEFINE_IRQ(MT_MFG_IRQ3_ID                , 205, L,LEVEL)
 624 +X_DEFINE_IRQ(MT_MFG_IRQ4_ID                , 206, L,LEVEL)
 625 +X_DEFINE_IRQ(MT_MFG_IRQ5_ID                , 207, L,LEVEL)
 626 +X_DEFINE_IRQ(MT_MFG_IRQ6_ID                , 208, L,LEVEL)
 627 +X_DEFINE_IRQ(MT_MFG_IRQ7_ID                , 209, L,LEVEL)
 628 +X_DEFINE_IRQ(MT_MFG_IRQ8_ID                , 210, L,LEVEL)
 629 +X_DEFINE_IRQ(MT_MFG_IRQ9_ID                , 211, L,LEVEL)
 630 +X_DEFINE_IRQ(MT_MFG_IRQ10_ID               , 212, L,LEVEL)
 631 +X_DEFINE_IRQ(MT_APXGPT_SECURE_IRQ_ID       , 213, L,LEVEL)
 632 +X_DEFINE_IRQ(MT_CEC_IRQ_ID                 , 214, L,LEVEL)
 633 +X_DEFINE_IRQ(CONN_WDT_IRQ_ID               , 215, L,EDGE)
 634 +X_DEFINE_IRQ(WF_HIF_IRQ_ID                 , 216, L,LEVEL)
 635 +X_DEFINE_IRQ(MT_CONN2AP_BTIF_WAKEUP_IRQ_ID , 217, L,LEVEL)
 636 +X_DEFINE_IRQ(BT_CVSD_IRQ_ID                , 218, L,LEVEL)
 637 +X_DEFINE_IRQ(MT_CIRQ_IRQ_ID                , 219, L,LEVEL)
 638 +X_DEFINE_IRQ(MT_PCIE_LINK_DOWN_RST_IRQ_ID  , 224, H,EDGE)
 639 +X_DEFINE_IRQ(MT_PCIE0_IRQ_ID               , 225, H,LEVEL)
 640 +X_DEFINE_IRQ(MT_PCIE1_IRQ_ID               , 226, H,LEVEL)
 641 +X_DEFINE_IRQ(MT_PCIE2_IRQ_ID               , 227, H,LEVEL)
 642 +X_DEFINE_IRQ(MT_SSUSB_XHCI0_IRQ_ID         , 228, H,LEVEL)
 643 +X_DEFINE_IRQ(MT_SSUSB_XHCI1_IRQ_ID         , 229, H,LEVEL)
 644 +X_DEFINE_IRQ(MT_FE_PDMA_IRQ_ID             , 230, H,LEVEL)
 645 +X_DEFINE_IRQ(MT_FE_QDMA_IRQ_ID             , 231, H,LEVEL)
 646 +X_DEFINE_IRQ(MT_FE_ORIG_IRQ_ID             , 232, H,LEVEL)
 647 --- a/arch/arm/mach-mediatek/mediatek.c
 648 +++ b/arch/arm/mach-mediatek/mediatek.c
 649 @@ -19,6 +19,186 @@
 650  #include <linux/of.h>
 651  #include <linux/clk-provider.h>
 652  #include <linux/clocksource.h>
 653 +#include <asm/mach/map.h>
 654 +#include "rt_mmap.h"
 655 +#include "mt_reg_base.h"
 656 +
 657 +#define IO_VIRT_TO_PHYS(v) (0x10000000 | ((v) & 0x0fffffff))
 658 +
 659 +static struct map_desc mt_io_desc[] __initdata =
 660 +{
 661 +#if !defined(CONFIG_MT8127_FPGA)
 662 +    {
 663 +        .virtual = INFRA_BASE,
 664 +        .pfn = __phys_to_pfn(IO_VIRT_TO_PHYS(INFRA_BASE)),
 665 +        .length = (SZ_1M - SZ_4K),
 666 +        .type = MT_DEVICE
 667 +    },
 668 +    /* Skip the mapping of 0xF0130000~0xF013FFFF to protect access from APMCU */
 669 +    {
 670 +        .virtual = (DEBUGTOP_BASE - SZ_4K),
 671 +        .pfn = __phys_to_pfn(IO_VIRT_TO_PHYS((DEBUGTOP_BASE - SZ_4K))),
 672 +        .length = (0x30000 + SZ_4K),
 673 +        .type = MT_DEVICE
 674 +    },
 675 +    {
 676 +        .virtual = (DEBUGTOP_BASE + 0x40000),
 677 +        .pfn = __phys_to_pfn(IO_VIRT_TO_PHYS(DEBUGTOP_BASE + 0x40000)),
 678 +        .length = 0xC0000,
 679 +        .type = MT_DEVICE
 680 +    },
 681 +    {
 682 +        .virtual = MCUSYS_CFGREG_BASE,
 683 +        .pfn = __phys_to_pfn(IO_VIRT_TO_PHYS(MCUSYS_CFGREG_BASE)),
 684 +        .length = SZ_2M,
 685 +        .type = MT_DEVICE
 686 +    },
 687 +    /* //// */
 688 +    {
 689 +        .virtual = AP_DMA_BASE,
 690 +        .pfn = __phys_to_pfn(IO_VIRT_TO_PHYS(AP_DMA_BASE)),
 691 +        .length = SZ_2M + SZ_1M,
 692 +        .type = MT_DEVICE
 693 +    },
 694 +    {
 695 +        /* virtual 0xF2000000, physical 0x00200000 */
 696 +        .virtual = SYSRAM_BASE,
 697 +        .pfn = __phys_to_pfn(0x00200000),
 698 +        .length = SZ_128K,
 699 +        .type = MT_DEVICE
 700 +    },
 701 +    {
 702 +        .virtual = G3D_CONFIG_BASE,
 703 +        .pfn = __phys_to_pfn(IO_VIRT_TO_PHYS(G3D_CONFIG_BASE)),
 704 +        .length = SZ_128K,
 705 +        .type = MT_DEVICE
 706 +    },
 707 +    {
 708 +        .virtual = DISPSYS_BASE,
 709 +        .pfn = __phys_to_pfn(IO_VIRT_TO_PHYS(DISPSYS_BASE)),
 710 +        .length = SZ_16M,
 711 +        .type = MT_DEVICE
 712 +    },
 713 +    {
 714 +        .virtual = IMGSYS_CONFG_BASE,
 715 +        .pfn = __phys_to_pfn(IO_VIRT_TO_PHYS(IMGSYS_CONFG_BASE)),
 716 +        .length = SZ_16M,
 717 +        .type = MT_DEVICE
 718 +    },
 719 +    {
 720 +        .virtual = VDEC_GCON_BASE,
 721 +        .pfn = __phys_to_pfn(IO_VIRT_TO_PHYS(VDEC_GCON_BASE)),
 722 +        .length = SZ_16M,
 723 +        .type = MT_DEVICE
 724 +    },
 725 +    {
 726 +        /* virtual 0xF7000000, physical 0x08000000 */
 727 +        .virtual = DEVINFO_BASE,
 728 +        .pfn = __phys_to_pfn(0x08000000),
 729 +        .length = SZ_64K,
 730 +        .type = MT_DEVICE
 731 +    },
 732 +    {
 733 +        .virtual = CONN_BTSYS_PKV_BASE,
 734 +        .pfn = __phys_to_pfn(IO_VIRT_TO_PHYS(CONN_BTSYS_PKV_BASE)),
 735 +        .length = SZ_1M,
 736 +        .type = MT_DEVICE
 737 +    },
 738 +    {
 739 +        /* virtual 0xF9000000, physical 0x00100000 */
 740 +        .virtual = INTER_SRAM,
 741 +        .pfn = __phys_to_pfn(0x00100000),
 742 +        .length = SZ_64K,
 743 +        .type = MT_DEVICE
 744 +    },
 745 +    {
 746 +        .virtual = HIFSYS_BASE,
 747 +        .pfn = __phys_to_pfn(IO_VIRT_TO_PHYS(HIFSYS_BASE)),
 748 +        .length = SZ_16M,
 749 +        .type = MT_DEVICE
 750 +    },
 751 +    {
 752 +        .virtual = ETHDMASYS_BASE,
 753 +        .pfn = __phys_to_pfn(IO_VIRT_TO_PHYS(ETHDMASYS_BASE)),
 754 +        .length = SZ_16M,
 755 +        .type = MT_DEVICE
 756 +    },
 757 +#if 0
 758 +    {
 759 +        .virtual = BDP_DISPSYS_BASE,
 760 +        .pfn = __phys_to_pfn(IO_VIRT_TO_PHYS(BDP_DISPSYS_BASE)),
 761 +        .length = SZ_32K + SZ_16K,
 762 +        .type = MT_DEVICE
 763 +    },
 764 +#endif
 765 +#else
 766 +    {
 767 +        .virtual = INFRA_BASE,
 768 +        .pfn = __phys_to_pfn(IO_VIRT_TO_PHYS(INFRA_BASE)),
 769 +        .length = SZ_4M,
 770 +        .type = MT_DEVICE
 771 +    },
 772 +    {
 773 +        .virtual = AP_DMA_BASE,
 774 +        .pfn = __phys_to_pfn(IO_VIRT_TO_PHYS(AP_DMA_BASE)),
 775 +        .length = SZ_2M + SZ_1M,
 776 +        .type = MT_DEVICE
 777 +    },
 778 +    #if 0
 779 +    {
 780 +        .virtual = MMSYS1_CONFIG_BASE,
 781 +        .pfn = __phys_to_pfn(IO_VIRT_TO_PHYS(MMSYS1_CONFIG_BASE)),
 782 +        .length = SZ_16M,
 783 +        .type = MT_DEVICE
 784 +    },
 785 +    #endif
 786 +    {
 787 +        /* From: 0xF2000000 to 0xF2020000*/
 788 +        .virtual = SYSRAM_BASE,
 789 +        .pfn = __phys_to_pfn(0x00200000),
 790 +        .length = SZ_128K,
 791 +        .type = MT_DEVICE
 792 +    },
 793 +    {
 794 +        .virtual = DISPSYS_BASE,
 795 +        .pfn = __phys_to_pfn(IO_VIRT_TO_PHYS(DISPSYS_BASE)),
 796 +        .length = SZ_16M,
 797 +        .type = MT_DEVICE
 798 +    },
 799 +    {
 800 +        .virtual = IMGSYS_CONFG_BASE,
 801 +        .pfn = __phys_to_pfn(IO_VIRT_TO_PHYS(IMGSYS_CONFG_BASE)),
 802 +        .length = SZ_16M,
 803 +        .type = MT_DEVICE
 804 +    },
 805 +    /* G3DSYS */
 806 +    {
 807 +        .virtual = G3D_CONFIG_BASE,
 808 +        .pfn = __phys_to_pfn(IO_VIRT_TO_PHYS(G3D_CONFIG_BASE)),
 809 +        .length = SZ_4K,
 810 +        .type = MT_DEVICE
 811 +    },
 812 +    {
 813 +        .virtual = DEVINFO_BASE,
 814 +        .pfn = __phys_to_pfn(0x08000000),
 815 +        .length = SZ_64K,
 816 +        .type = MT_DEVICE
 817 +    },
 818 +    {
 819 +        .virtual = MALI_BASE,
 820 +        .pfn = __phys_to_pfn(IO_VIRT_TO_PHYS(MALI_BASE)),
 821 +        .length = SZ_64K,
 822 +        .type = MT_DEVICE
 823 +    },
 824 +    {
 825 +        .virtual = INTER_SRAM,
 826 +        .pfn = __phys_to_pfn(0x00100000),
 827 +        .length = SZ_64K,
 828 +        .type = MT_DEVICE
 829 +    },
 830 +#endif
 831 +};
 832 +
 833
 834
 835  #define GPT6_CON_MT65xx 0x10008060
 836 @@ -55,7 +235,13 @@ static const char * const mediatek_board
 837         NULL,
 838  };
 839
 840 +void __init mt_map_io(void)
 841 +{
 842 +    iotable_init(mt_io_desc, ARRAY_SIZE(mt_io_desc));
 843 +}
 844 +
 845  DT_MACHINE_START(MEDIATEK_DT, "Mediatek Cortex-A7 (Device Tree)")
 846         .dt_compat      = mediatek_board_dt_compat,
 847         .init_time      = mediatek_timer_init,
 848 +       .map_io         = mt_map_io,
 849  MACHINE_END
 850 --- /dev/null
 851 +++ b/arch/arm/mach-mediatek/mt_reg_base.h
 852 @@ -0,0 +1,640 @@
 853 +/*
 854 + * This file is generated automatically according to the design of silicon.
 855 + * Don't modify it directly.
 856 + */
 857 +
 858 +#ifndef __MT_REG_BASE
 859 +#define __MT_REG_BASE
 860 +
 861 +#if !defined(CONFIG_MT8127_FPGA)
 862 +
 863 +// APB Module cksys
 864 +#define INFRA_BASE (0xF0000000)
 865 +
 866 +// APB Module infracfg_ao
 867 +#define INFRACFG_AO_BASE (0xF0001000)
 868 +
 869 +// APB Module fhctl
 870 +#define FHCTL_BASE (0xF0002000)
 871 +
 872 +// APB Module pericfg
 873 +#define PERICFG_BASE (0xF0003000)
 874 +
 875 +// APB Module dramc
 876 +#define DRAMC0_BASE (0xF0004000)
 877 +
 878 +// APB Module gpio
 879 +#define GPIO_BASE (0xF0005000)
 880 +
 881 +// APB Module sleep
 882 +#define SPM_BASE (0xF0006000)
 883 +
 884 +// APB Module toprgu
 885 +#define TOPRGU_BASE (0xF0007000)
 886 +#define AP_RGU_BASE TOPRGU_BASE
 887 +
 888 +// APB Module apxgpt
 889 +#define APMCU_GPTIMER_BASE (0xF0008000)
 890 +
 891 +// APB Module rsvd
 892 +#define RSVD_BASE (0xF0009000)
 893 +
 894 +// APB Module sej
 895 +#define HACC_BASE (0xF000A000)
 896 +
 897 +// APB Module ap_cirq_eint
 898 +#define AP_CIRQ_EINT (0xF000B000)
 899 +
 900 +// APB Module ap_cirq_eint
 901 +#define EINT_BASE (0xF000B000)
 902 +
 903 +// APB Module smi
 904 +#define SMI1_BASE (0xF000C000)
 905 +
 906 +// APB Module pmic_wrap
 907 +#define PWRAP_BASE (0xF000D000)
 908 +
 909 +// APB Module device_apc_ao
 910 +#define DEVAPC_AO_BASE (0xF000E000)
 911 +
 912 +// APB Module ddrphy
 913 +#define DDRPHY_BASE (0xF000F000)
 914 +
 915 +// APB Module vencpll
 916 +#define VENCPLL_BASE (0xF000F000)
 917 +
 918 +// APB Module mipi_tx_config
 919 +#define MIPI_CONFIG_BASE (0xF0010000)
 920 +
 921 +// APB Module LVDS ANA
 922 +#define LVDS_ANA_BASE (0xF0010400)
 923 +
 924 +// APB Module mipi_rx_ana
 925 +#define MIPI_RX_ANA_BASE (0xF0215000)
 926 +
 927 +// APB Module kp
 928 +#define KP_BASE (0xF0011000)
 929 +
 930 +// APB Module dbgapb
 931 +#define DEBUGTOP_BASE (0xF0100000)
 932 +
 933 +// APB Module mcucfg
 934 +#define MCUSYS_CFGREG_BASE (0xF0200000)
 935 +
 936 +// APB Module infracfg
 937 +#define INFRACFG_BASE (0xF0201000)
 938 +
 939 +// APB Module sramrom
 940 +#define SRAMROM_BASE (0xF0202000)
 941 +
 942 +// APB Module emi
 943 +#define EMI_BASE (0xF0203000)
 944 +
 945 +// APB Module sys_cirq
 946 +#define SYS_CIRQ_BASE (0xF0204000)
 947 +
 948 +// APB Module m4u
 949 +#define SMI_MMU_TOP_BASE (0xF0205000)
 950 +
 951 +// APB Module nb_mmu
 952 +#define NB_MMU0_BASE (0xF0205200)
 953 +
 954 +// APB Module nb_mmu
 955 +#define NB_MMU1_BASE (0xF0205800)
 956 +
 957 +// APB Module efusec
 958 +#define EFUSEC_BASE (0xF0206000)
 959 +
 960 +// APB Module device_apc
 961 +#define DEVAPC_BASE (0xF0207000)
 962 +
 963 +// APB Module mcu_biu_cfg
 964 +#define MCU_BIU_BASE (0xF0208000)
 965 +
 966 +// APB Module apmixed
 967 +#define APMIXEDSYS_BASE (0xF0209000)
 968 +
 969 +// APB Module ccif
 970 +#define AP_CCIF_BASE (0xF020A000)
 971 +
 972 +// APB Module ccif
 973 +#define MD_CCIF_BASE (0xF020B000)
 974 +
 975 +// APB Module gpio1
 976 +#define GPIO1_BASE (0xF020C000)
 977 +
 978 +// APB Module infra_mbist
 979 +#define INFRA_TOP_MBIST_CTRL_BASE (0xF020D000)
 980 +
 981 +// APB Module dramc_conf_nao
 982 +#define DRAMC_NAO_BASE (0xF020E000)
 983 +
 984 +// APB Module trng
 985 +#define TRNG_BASE (0xF020F000)
 986 +
 987 +// APB Module ca9
 988 +#define CORTEXA7MP_BASE (0xF0210000)
 989 +
 990 +// APB Module ap_dma
 991 +#define AP_DMA_BASE (0xF1000000)
 992 +
 993 +// APB Module auxadc
 994 +#define AUXADC_BASE (0xF1001000)
 995 +
 996 +// APB Module uart
 997 +#define UART1_BASE (0xF1002000)
 998 +
 999 +// APB Module uart
1000 +#define UART2_BASE (0xF1003000)
1001 +
1002 +// APB Module uart
1003 +#define UART3_BASE (0xF1004000)
1004 +
1005 +// APB Module uart
1006 +#define UART4_BASE (0xF1005000)
1007 +
1008 +// APB Module pwm
1009 +#define PWM_BASE (0xF1006000)
1010 +
1011 +// APB Module i2c
1012 +#define I2C0_BASE (0xF1007000)
1013 +
1014 +// APB Module i2c
1015 +#define I2C1_BASE (0xF1008000)
1016 +
1017 +// APB Module i2c
1018 +#define I2C2_BASE (0xF1009000)
1019 +
1020 +// APB Module spi
1021 +#define SPI0_BASE (0xF100A000)
1022 +#define SPI1_BASE (0xF100A000)
1023 +
1024 +// APB Module therm_ctrl
1025 +#define THERMAL_BASE (0xF100B000)
1026 +
1027 +// APB Module btif
1028 +#define BTIF_BASE (0xF100C000)
1029 +
1030 +// APB Module nfi
1031 +#define NFI_BASE (0xF100D000)
1032 +
1033 +// APB Module nfiecc_16bit
1034 +#define NFIECC_BASE (0xF100E000)
1035 +
1036 +// APB Module nli_arb
1037 +#define NLI_ARB_BASE (0xF100F000)
1038 +
1039 +// APB Module peri_pwrap_bridge
1040 +#define PERI_PWRAP_BRIDGE_BASE (0xF1017000)
1041 +
1042 +// APB Module usb2
1043 +#define USB_BASE (0xF1200000)
1044 +#define USB1_BASE   (0xF1270000)
1045 +
1046 +// APB Module usb_sif
1047 +#define USB_SIF_BASE (0xF1210000)
1048 +
1049 +// APB Module msdc
1050 +#define MSDC_0_BASE (0xF1230000)
1051 +
1052 +// APB Module msdc
1053 +#define MSDC_1_BASE (0xF1240000)
1054 +
1055 +// APB Module msdc
1056 +#define MSDC_2_BASE (0xF1250000)
1057 +
1058 +// APB Module msdc
1059 +#define MSDC_3_BASE (0xF12C0000)
1060 +
1061 +// APB Module wcn_ahb
1062 +#define WCN_AHB_BASE (0xF1260000)
1063 +
1064 +// ARB Module ethernet
1065 +#define ETHERNET_BASE (0xF1280000)
1066 +// APB Module mfg_top
1067 +#define G3D_CONFIG_BASE (0xF3000000)
1068 +
1069 +// APB Module mali
1070 +#define MALI_BASE (0xF3040000)
1071 +
1072 +// APB Module mali_tb_cmd
1073 +#define MALI_TB_BASE (0xF301f000)
1074 +
1075 +// APB Module mmsys_config
1076 +#define DISPSYS_BASE (0xF4000000)
1077 +
1078 +// APB Module mdp_rdma
1079 +#define MDP_RDMA_BASE (0xF4001000)
1080 +
1081 +// APB Module mdp_rsz
1082 +#define MDP_RSZ0_BASE (0xF4002000)
1083 +
1084 +// APB Module mdp_rsz
1085 +#define MDP_RSZ1_BASE (0xF4003000)
1086 +
1087 +// APB Module disp_wdma
1088 +#define MDP_WDMA_BASE (0xF4004000)
1089 +
1090 +// APB Module disp_wdma
1091 +#define WDMA1_BASE (0xF4004000)
1092 +
1093 +// APB Module mdp_wrot
1094 +#define MDP_WROT_BASE (0xF4005000)
1095 +
1096 +// APB Module mdp_tdshp
1097 +#define MDP_TDSHP_BASE (0xF4006000)
1098 +
1099 +// APB Module ovl
1100 +#define DISP_OVL_BASE (0xF4007000)
1101 +
1102 +// APB Module ovl
1103 +#define OVL0_BASE (0xF4007000)
1104 +
1105 +// APB Module ovl
1106 +#define OVL1_BASE (0xF4007000)
1107 +
1108 +// APB Module disp_rdma
1109 +#define DISP_RDMA_BASE (0xF4008000)
1110 +
1111 +// APB Module disp_rdma
1112 +#define R_DMA1_BASE (0xF4008000)
1113 +
1114 +// APB Module disp_rdma
1115 +#define R_DMA0_BASE (0xF4008000)
1116 +
1117 +// APB Module disp_wdma
1118 +#define DISP_WDMA_BASE (0xF4009000)
1119 +
1120 +// APB Module disp_wdma
1121 +#define WDMA0_BASE (0xF4009000)
1122 +
1123 +// APB Module disp_bls
1124 +#define DISP_BLS_BASE (0xF400A000)
1125 +
1126 +// APB Module disp_color_config
1127 +#define DISP_COLOR_BASE (0xF400B000)
1128 +
1129 +// APB Module dsi
1130 +#define DSI_BASE (0xF400C000)
1131 +
1132 +// APB Module disp_dpi
1133 +#define DPI_BASE (0xF400D000)
1134 +
1135 +// APB Module disp_mutex
1136 +#define MMSYS_MUTEX_BASE (0xF400E000)
1137 +
1138 +// APB Module mm_cmdq
1139 +#define MMSYS_CMDQ_BASE (0xF400F000)
1140 +
1141 +#define DPI1_BASE (0xF4014000)
1142 +
1143 +
1144 +// APB Module smi_larb
1145 +#define SMI_LARB0_BASE (0xF4010000)
1146 +
1147 +// APB Module smi
1148 +#define SMI_BASE (0xF4011000)
1149 +
1150 +// LVDS TX
1151 +#define LVDS_TX_BASE (0xF4016200)
1152 +
1153 +// APB Module smi_larb
1154 +#define SMILARB2_BASE (0xF5001000)
1155 +
1156 +// APB Module smi_larb
1157 +#define SMI_LARB3_BASE (0xF5001000)
1158 +
1159 +// APB Module mmu
1160 +#define SMI_LARB3_MMU_BASE (0xF5001800)
1161 +
1162 +// APB Module smi_larb
1163 +#define SMI_LARB4_BASE (0xF5002000)
1164 +
1165 +// APB Module fake_eng
1166 +#define FAKE_ENG_BASE (0xF5002000)
1167 +
1168 +// APB Module mmu
1169 +#define SMI_LARB4_MMU_BASE (0xF5002800)
1170 +
1171 +// APB Module smi
1172 +#define VENC_BASE (0xF5009000)
1173 +
1174 +// APB Module jpgenc
1175 +#define JPGENC_BASE (0xF500A000)
1176 +
1177 +// APB Module vdecsys_config
1178 +#define VDEC_GCON_BASE (0xF6000000)
1179 +
1180 +// APB Module smi_larb
1181 +#define SMI_LARB1_BASE (0xF6010000)
1182 +
1183 +// APB Module mmu
1184 +#define SMI_LARB1_MMU_BASE (0xF6010800)
1185 +
1186 +// APB Module vdtop
1187 +#define VDEC_BASE (0xF6020000)
1188 +
1189 +// APB Module vdtop
1190 +#define VDTOP_BASE (0xF6020000)
1191 +
1192 +// APB Module vld
1193 +#define VLD_BASE (0xF6021000)
1194 +
1195 +// APB Module vld_top
1196 +#define VLD_TOP_BASE (0xF6021800)
1197 +
1198 +// APB Module mc
1199 +#define MC_BASE (0xF6022000)
1200 +
1201 +// APB Module avc_vld
1202 +#define AVC_VLD_BASE (0xF6023000)
1203 +
1204 +// APB Module avc_mv
1205 +#define AVC_MV_BASE (0xF6024000)
1206 +
1207 +// APB Module vdec_pp
1208 +#define VDEC_PP_BASE (0xF6025000)
1209 +
1210 +// APB Module vp8_vld
1211 +#define VP8_VLD_BASE (0xF6026800)
1212 +
1213 +// APB Module vp6
1214 +#define VP6_BASE (0xF6027000)
1215 +
1216 +// APB Module vld2
1217 +#define VLD2_BASE (0xF6027800)
1218 +
1219 +// APB Module mc_vmmu
1220 +#define MC_VMMU_BASE (0xF6028000)
1221 +
1222 +// APB Module pp_vmmu
1223 +#define PP_VMMU_BASE (0xF6029000)
1224 +
1225 +// APB Module imgsys
1226 +#define IMGSYS_CONFG_BASE (0xF5000000)
1227 +
1228 +// APB Module cam
1229 +#define CAMINF_BASE (0xF5000000)
1230 +
1231 +// APB Module csi2
1232 +#define CSI2_BASE (0xF5000000)
1233 +
1234 +// APB Module seninf
1235 +#define SENINF_BASE (0xF5000000)
1236 +
1237 +// APB Module seninf_tg
1238 +#define SENINF_TG_BASE (0xF5000000)
1239 +
1240 +// APB Module seninf_top
1241 +#define SENINF_TOP_BASE (0xF5000000)
1242 +
1243 +// APB Module mipi_rx_config
1244 +#define MIPI_RX_CONFIG_BASE (0xF500C000)
1245 +
1246 +// APB Module scam
1247 +#define SCAM_BASE (0xF5008000)
1248 +
1249 +// APB Module ncsi2
1250 +#define NCSI2_BASE (0xF5008000)
1251 +
1252 +// APB Module ccir656
1253 +#define CCIR656_BASE (0xF5000000)
1254 +
1255 +// APB Module n3d_ctl
1256 +#define N3D_CTL_BASE (0xF5000000)
1257 +
1258 +// APB Module fdvt
1259 +#define FDVT_BASE (0xF500B000)
1260 +
1261 +// APB Module audiosys
1262 +#define AUDIO_BASE (0xF1221000)
1263 +#define AUDIO_REG_BASE (0xF1220000)
1264 +
1265 +// CONNSYS
1266 +#define CONN_BTSYS_PKV_BASE (0xF8000000)
1267 +#define CONN_BTSYS_TIMCON_BASE (0xF8010000)
1268 +#define CONN_BTSYS_RF_CONTROL_BASE (0xF8020000)
1269 +#define CONN_BTSYS_MODEM_BASE (0xF8030000)
1270 +#define CONN_BTSYS_BT_CONFIG_BASE (0xF8040000)
1271 +#define CONN_MCU_CONFIG_BASE (0xF8070000)
1272 +#define CONN_TOP_CR_BASE (0xF80B0000)
1273 +#define CONN_HIF_CR_BASE (0xF80F0000)
1274 +
1275 +/*
1276 + * Addresses below are added manually.
1277 + * They cannot be mapped via IO_VIRT_TO_PHYS().
1278 + */
1279 +
1280 +#define GIC_CPU_BASE (CORTEXA7MP_BASE + 0x2000)
1281 +#define GIC_DIST_BASE (CORTEXA7MP_BASE + 0x1000)
1282 +#define SYSRAM_BASE 0xF2000000  /* L2 cache shared RAM */
1283 +#define DEVINFO_BASE 0xF7000000
1284 +#define INTER_SRAM 0xF9000000
1285 +
1286 +#else
1287 +
1288 +#define SMI_MMU_TOP_BASE            0xF0205000
1289 +#define SMILARB2_BASE               0xF5001000
1290 +
1291 +/* on-chip SRAM */
1292 +#define INTER_SRAM                  0xF9000000
1293 +
1294 +/* infrasys */
1295 +//#define TOPRGU_BASE                 0xF0000000
1296 +#define INFRA_BASE                  0xF0000000
1297 +#define INFRACFG_BASE               0xF0001000
1298 +#define INFRACFG_AO_BASE            0xF0001000
1299 +#define FHCTL_BASE                  0xF0002000
1300 +#define PERICFG_BASE                0xF0003000
1301 +#define DRAMC0_BASE                 0xF0004000
1302 +#define DDRPHY_BASE                 0xF000F000
1303 +#define DRAMC_NAO_BASE              0xF020E000
1304 +#define GPIO_BASE                   0xF0005000
1305 +#define GPIO1_BASE                  0xF020C000
1306 +#define TOPSM_BASE                  0xF0006000
1307 +#define SPM_BASE                    0xF0006000
1308 +#define TOPRGU_BASE                 0xF0007000
1309 +#define AP_RGU_BASE                 TOPRGU_BASE
1310 +#define APMCU_GPTIMER_BASE          0xF0008000
1311 +#define HACC_BASE                   0xF000A000
1312 +#define AP_CIRQ_EINT                0xF000B000
1313 +#define SMI1_BASE                   0xF000C000
1314 +#define MIPI_CONFIG_BASE            0xF0010000
1315 +// APB Module LVDS ANA
1316 +#define LVDS_ANA_BASE (0xF0010400)
1317 +
1318 +
1319 +#define KP_BASE                     0xF0011000
1320 +#if 0
1321 +#define DEVICE_APC_0_BASE           0xF0010000
1322 +#define DEVICE_APC_1_BASE           0xF0011000
1323 +#define DEVICE_APC_2_BASE           0xF0012000
1324 +#define DEVICE_APC_3_BASE           0xF0013000
1325 +#define DEVICE_APC_4_BASE           0xF0014000
1326 +#define SMI0_BASE                   0xF0208000
1327 +#endif
1328 +#define EINT_BASE                   0xF000B000
1329 +
1330 +
1331 +#define DEBUGTOP_BASE               0xF0100000
1332 +#define MCUSYS_CFGREG_BASE          0xF0200000
1333 +#define SRAMROM_BASE                0xF0202000
1334 +#define EMI_BASE                    0xF0203000
1335 +#define EFUSEC_BASE                 0xF0206000
1336 +#define MCU_BIU_BASE                0xF0208000
1337 +#define APMIXED_BASE                0xF0209000
1338 +#define APMIXEDSYS_BASE             0xF0209000
1339 +#define AP_CCIF_BASE                0xF020A000
1340 +#define MD_CCIF_BASE                0xF020B000
1341 +#define INFRA_TOP_MBIST_CTRL_BASE   0xF020D000
1342 +#define DRAMC_NAO_BASE              0xF020E000
1343 +#define CORTEXA7MP_BASE             0xF0210000
1344 +#define GIC_CPU_BASE    (CORTEXA7MP_BASE + 0x2000)
1345 +#define GIC_DIST_BASE   (CORTEXA7MP_BASE + 0x1000)
1346 +//#define SMI_LARB_BASE             0xF0211000
1347 +//#define MCUSYS_AVS_BASE           0xF0212000
1348 +
1349 +/* perisys */
1350 +/*avalaible*/
1351 +#define AP_DMA_BASE                 0xF1000000
1352 +#define AUXADC_BASE                 0xF1001000
1353 +#define UART1_BASE                  0xF1002000
1354 +#define UART2_BASE                  0xF1003000
1355 +#define UART3_BASE                  0xF1004000
1356 +#define UART4_BASE                  0xF1005000
1357 +#define PWM_BASE                    0xF1006000
1358 +#define I2C0_BASE                   0xF1007000
1359 +#define I2C1_BASE                   0xF1008000
1360 +#define I2C2_BASE                   0xF1009000
1361 +#define SPI0_BASE                   0xF100A000
1362 +#define BTIF_BASE                   (0xF100C000)
1363 +#define NFI_BASE                    0xF100D000
1364 +#define NFIECC_BASE                 0xF100E000
1365 +#define NLI_ARB_BASE                0xF100F000
1366 +#define I2C3_BASE                   0xF1010000 //FIXME 6582 take off
1367 +#define SPI1_BASE                   0xF100A000
1368 +#define THERMAL_BASE                0xF100B000
1369 +
1370 +// APB Module pmic_wrap
1371 +#define PWRAP_BASE (0xF000D000)
1372 +
1373 +#if 0
1374 +//#define IRDA_BASE                 0xF1007000
1375 +#define I2C4_BASE                   0xF1014000
1376 +#define I2CDUAL_BASE                0xF1015000
1377 +#define ACCDET_BASE                 0xF1016000
1378 +#define AP_HIF_BASE                 0xF1017000
1379 +#define MD_HIF_BASE                 0xF1018000
1380 +#define GCPU_BASE                   0xF101B000
1381 +#define GCPU_NS_BASE                0xF01C000
1382 +#define GCPU_MMU_BASE               0xF01D000
1383 +#define SATA_BASE                   0xF01E000
1384 +#define CEC_BASE                    0xF01F000
1385 +//#define SPI1_BASE                 0xF1022000
1386 +#endif
1387 +
1388 +#define USB1_BASE                   0xF1270000
1389 +#define USB2_BASE                   0xF1200000
1390 +#define USB_BASE                    0xF1200000
1391 +#define USB_SIF_BASE                0xF1210000
1392 +//#define USB3_BASE                 0xF1220000
1393 +#define MSDC_0_BASE                 0xF1230000
1394 +#define MSDC_1_BASE                 0xF1240000
1395 +#define MSDC_2_BASE                 0xF1250000
1396 +#define MSDC_3_BASE                 0xF12C0000
1397 +#define MSDC_4_BASE                 0xF1270000
1398 +//#define ETHERNET_BASE             0xF1290000
1399 +
1400 +//#define ETB_BASE                  0xF0111000
1401 +//#define ETM_BASE                  0xF017C000
1402 +
1403 +
1404 +/* SMI common subsystem */
1405 +#define SYSRAM_BASE                 0xF2000000
1406 +#define AUDIO_REG_BASE              0xF2030000
1407 +#define MFG_AXI_BASE                0xF2060000
1408 +#define CONN_MCU_CONFIG_BASE       0xF8070000
1409 +#define AUDIO_BASE                  0xF1200000 //0xF2071000
1410 +#define MMSYS1_CONFIG_BASE          0xF2080000
1411 +#define SMI_LARB0_BASE              0xF2081000
1412 +// APB Module smi
1413 +#define SMI_BASE (0xF4011000)
1414 +#define SMI_LARB1_BASE              0xF2082000
1415 +#define SMI_LARB2_BASE              0xF2083000
1416 +#define VDEC_GCON_BASE              0xF6000000 //0xF4000000
1417 +#define VDEC_BASE                   0xF4020000
1418 +#define VENC_TOP_BASE               0xF7000000
1419 +#define VENC_BASE                   0xF7002000
1420 +#define JPGENC_BASE                 0xF500A000
1421 +#define R_DMA0_BASE                 0xF2086000
1422 +#define R_DMA1_BASE                 0xF2087000
1423 +#define VDO_ROT0_BASE               0xF2088000
1424 +#define RGB_ROT0_BASE               0xF2089000
1425 +#define VDO_ROT1_BASE               0xF208A000
1426 +#define RGB_ROT1_BASE               0xF208B000
1427 +//#define DPI_BASE                    0xF208C000
1428 +#define BRZ_BASE                    0xF208D000
1429 +#define JPG_DMA_BASE                0xF208E000
1430 +#define OVL_DMA_BASE                0xF208F000
1431 +#define CSI2_BASE                   0xF2092000
1432 +#define CRZ_BASE                    0xF2093000
1433 +#define VRZ0_BASE                   0xF2094000
1434 +#define IMGPROC_BASE                0xF2095000
1435 +#define EIS_BASE                    0xF2096000
1436 +#define SPI_BASE                    0xF2097000
1437 +#define SCAM_BASE                   0xF2098000
1438 +#define PRZ0_BASE                   0xF2099000
1439 +#define PRZ1_BASE                   0xF209A000
1440 +#define JPG_CODEC_BASE              0xF209B000
1441 +//#define DSI_BASE                    0xF209C000
1442 +#define TVC_BASE                    0xF209D000
1443 +#define TVE_BASE                    0xF209E000
1444 +#define TV_ROT_BASE                 0xF209F000
1445 +#define RGB_ROT2_BASE               0xF20A0000
1446 +//#define LCD_BASE                    0xF20A1000
1447 +#define FD_BASE                     0xF20A2000
1448 +#define MIPI_CONFG_BASE             0xF20A3000
1449 +#define VRZ1_BASE                   0xF20A4000
1450 +#define MMSYS2_CONFG_BASE           0xF20C0000
1451 +#define SMI_LARB3_BASE              0xF20C1000
1452 +#define MFG_APB_BASE                0xF20C4000
1453 +#define G2D_BASE                    0xF20C6000
1454 +
1455 +#define DISPSYS_BASE                           0xF4000000
1456 +#define ROT_BASE                                       0xF4001000
1457 +#define SCL_BASE                                       0xF4002000
1458 +#define OVL_BASE                                       0xF4007000
1459 +#define WDMA0_BASE                                     0xF4009000
1460 +#define WDMA1_BASE                                     0xF4005000
1461 +#define RDMA0_BASE                                     0xF4008000
1462 +//#define RDMA1_BASE                                   0xF4007000
1463 +#define BLS_BASE                                       0xF400A000
1464 +//#define GAMMA_BASE                                   0xF400000
1465 +#define COLOR_BASE                                     0xF400B000
1466 +#define TDSHP_BASE                                     0xF4006000
1467 +#define LCD_BASE                                       0xF4012000// only exist on FPGA
1468 +#define DSI_BASE                                       0xF400C000
1469 +#define DPI_BASE                                       0xF400D000
1470 +
1471 +#define DPI1_BASE                                0xF4014000
1472 +
1473 +// LVDS TX
1474 +#define LVDS_TX_BASE (0xF4016200)
1475 +
1476 +#define SMILARB1_BASE                          0xF4010000
1477 +#define DISP_MUTEX_BASE                                0xF400E000
1478 +#define DISP_CMDQ_BASE                         0xF400F000
1479 +
1480 +/* imgsys */
1481 +#define IMGSYS_CONFG_BASE           0xF5000000
1482 +#define CAMINF_BASE                 IMGSYS_CONFG_BASE
1483 +
1484 +/* G3DSYS */
1485 +#define G3D_CONFIG_BASE             0xF3000000
1486 +#define MALI_BASE                   0xF3040000
1487 +
1488 +#define DEVINFO_BASE                0xF8000000
1489 +
1490 +#endif
1491 +
1492 +#endif
1493 --- /dev/null
1494 +++ b/arch/arm/mach-mediatek/rt_mmap.h
1495 @@ -0,0 +1,58 @@
1496 +#define HIFSYS_BASE                    0xFA000000 //for PCIe/USB
1497 +#define ETHDMASYS_BASE                 0xFB000000 //for I2S/PCM/GDMA/HSDMA/FE/GMAC
1498 +
1499 +#define HIFSYS_PCI_BASE                 0xFA140000
1500 +#define HIFSYS_USB_HOST_BASE            0xFA1C0000
1501 +#define HIFSYS_USB_HOST2_BASE           0xFA240000
1502 +
1503 +#define ETHDMASYS_SYSCTL_BASE           0xFB000000
1504 +#define ETHDMASYS_RBUS_MATRIXCTL_BASE   0xFB000400
1505 +#define ETHDMASYS_I2S_BASE              0xFB000A00
1506 +#define ETHDMASYS_PCM_BASE              0xFB002000
1507 +#define ETHDMASYS_GDMA_BASE             0xFB002800
1508 +#define ETHDMASYS_HS_DMA_BASE           0xFB007000
1509 +#define ETHDMASYS_FRAME_ENGINE_BASE     0xFB100000
1510 +#define ETHDMASYS_PPE_BASE             0xFB100C00
1511 +#define ETHDMASYS_ETH_SW_BASE          0xFB110000
1512 +#define ETHDMASYS_CRYPTO_ENGINE_BASE   0xFB240000
1513 +
1514 +//for backward-compatible
1515 +#define RALINK_FRAME_ENGINE_BASE       ETHDMASYS_FRAME_ENGINE_BASE
1516 +#define RALINK_PPE_BASE                 ETHDMASYS_PPE_BASE
1517 +#define RALINK_SYSCTL_BASE             ETHDMASYS_SYSCTL_BASE
1518 +#define RALINK_ETH_SW_BASE             ETHDMASYS_ETH_SW_BASE
1519 +#define RALINK_GDMA_BASE      ETHDMASYS_GDMA_BASE
1520 +#define RALINK_HS_DMA_BASE    ETHDMASYS_HS_DMA_BASE
1521 +#define RALINK_11N_MAC_BASE            0       //unused for rt_rdm usage
1522 +
1523 +//Reset Control Register
1524 +#define RSTCTL_SYS_RST                 (1<<0)
1525 +#define RSTCTL_MCM_RST                 (1<<2)
1526 +#define RSTCTL_HSDMA_RST               (1<<5)
1527 +#define RSTCTL_FE_RST                  (1<<6)
1528 +#define RSTCTL_SPDIF_RST               (1<<7)
1529 +#define RSTCTL_TIMER_RST               (1<<8)
1530 +#define RSTCTL_CIRQ_RST                        (1<<9)
1531 +#define RSTCTL_MC_RST                  (1<<10)
1532 +#define RSTCTL_PCM_RST                 (1<<11)
1533 +#define RSTCTL_GPIO_RST                        (1<<13)
1534 +#define RSTCTL_GDMA_RST                        (1<<14)
1535 +#define RSTCTL_NAND_RST                        (1<<15)
1536 +#define RSTCTL_I2C_RST                 (1<<16)
1537 +#define RSTCTL_I2S_RST                 (1<<17)
1538 +#define RSTCTL_SPI_RST                 (1<<18)
1539 +#define RSTCTL_UART0_RST               (1<<19)
1540 +#define RSTCTL_UART1_RST               (1<<20)
1541 +#define RSTCTL_UART2_RST               (1<<21)
1542 +#define RSTCTL_UPHY_RST                        (1<<22)
1543 +#define RSTCTL_ETH_RST                 (1<<23)
1544 +#define RSTCTL_PCIE0_RST               (1<<24)
1545 +#define RSTCTL_PCIE1_RST               (1<<25)
1546 +#define RSTCTL_PCIE2_RST               (1<<26)
1547 +#define RSTCTL_AUX_STCK_RST            (1<<28)
1548 +#define RSTCTL_CRYPT_RST               (1<<29)
1549 +#define RSTCTL_SDXC_RST                        (1<<30)
1550 +#define RSTCTL_PWM_RST                 (1<<31)
1551 +
1552 +//for backward-compatible
1553 +#define RALINK_FE_RST                  RSTCTL_FE_RST