imx6: add initial 3.12 support
[openwrt.git] / target / linux / imx6 / patches-3.12 / 0030-PCI-imx6-remove-outbound-io-mem-ATU-region-mapping.patch
1 From: Tim Harvey <tharvey@gateworks.com>
2 Subject: [PATCH] PCI: imx6: remove outbound io/mem ATU region mapping
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4 The IMX6 iATU is used for address translation between the AXI bus
5 address space and PCI address space.  This is used for type0 and type1
6 config cycles but is not necessary for outbound io/mem regions.
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8 This patch removes the calls that inappropriately re-configures the ATU
9 viewport for outbound memory and IO after config cycles and removes them
10 altogether as they are not necessary.
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12 This resolves issues with PCI devices behind switches and has been tested with
13 a Gige device behind a PLX PEX860x switch.
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15 Signed-off-by: Tim Harvey <tharvey@gateworks.com>
16 ---
17  drivers/pci/host/pcie-designware.c |   41 +++---------------------------------
18  1 file changed, 3 insertions(+), 38 deletions(-)
19
20 --- a/drivers/pci/host/pcie-designware.c
21 +++ b/drivers/pci/host/pcie-designware.c
22 @@ -43,7 +43,6 @@
23  #define PCIE_ATU_VIEWPORT              0x900
24  #define PCIE_ATU_REGION_INBOUND                (0x1 << 31)
25  #define PCIE_ATU_REGION_OUTBOUND       (0x0 << 31)
26 -#define PCIE_ATU_REGION_INDEX1         (0x1 << 0)
27  #define PCIE_ATU_REGION_INDEX0         (0x0 << 0)
28  #define PCIE_ATU_CR1                   0x904
29  #define PCIE_ATU_TYPE_MEM              (0x0 << 0)
30 @@ -264,8 +263,8 @@ static void dw_pcie_prog_viewport_cfg0(s
31  
32  static void dw_pcie_prog_viewport_cfg1(struct pcie_port *pp, u32 busdev)
33  {
34 -       /* Program viewport 1 : OUTBOUND : CFG1 */
35 -       dw_pcie_writel_rc(pp, PCIE_ATU_REGION_OUTBOUND | PCIE_ATU_REGION_INDEX1,
36 +       /* Program viewport 0 : OUTBOUND : CFG1 */
37 +       dw_pcie_writel_rc(pp, PCIE_ATU_REGION_OUTBOUND | PCIE_ATU_REGION_INDEX0,
38                           PCIE_ATU_VIEWPORT);
39         dw_pcie_writel_rc(pp, PCIE_ATU_TYPE_CFG1, PCIE_ATU_CR1);
40         dw_pcie_writel_rc(pp, PCIE_ATU_ENABLE, PCIE_ATU_CR2);
41 @@ -275,38 +274,8 @@ static void dw_pcie_prog_viewport_cfg1(s
42                           PCIE_ATU_LIMIT);
43         dw_pcie_writel_rc(pp, busdev, PCIE_ATU_LOWER_TARGET);
44         dw_pcie_writel_rc(pp, 0, PCIE_ATU_UPPER_TARGET);
45 -}
46 -
47 -static void dw_pcie_prog_viewport_mem_outbound(struct pcie_port *pp)
48 -{
49 -       /* Program viewport 0 : OUTBOUND : MEM */
50 -       dw_pcie_writel_rc(pp, PCIE_ATU_REGION_OUTBOUND | PCIE_ATU_REGION_INDEX0,
51 -                         PCIE_ATU_VIEWPORT);
52 -       dw_pcie_writel_rc(pp, PCIE_ATU_TYPE_MEM, PCIE_ATU_CR1);
53 -       dw_pcie_writel_rc(pp, PCIE_ATU_ENABLE, PCIE_ATU_CR2);
54 -       dw_pcie_writel_rc(pp, pp->mem_base, PCIE_ATU_LOWER_BASE);
55 -       dw_pcie_writel_rc(pp, (pp->mem_base >> 32), PCIE_ATU_UPPER_BASE);
56 -       dw_pcie_writel_rc(pp, pp->mem_base + pp->config.mem_size - 1,
57 -                         PCIE_ATU_LIMIT);
58 -       dw_pcie_writel_rc(pp, pp->config.mem_bus_addr, PCIE_ATU_LOWER_TARGET);
59 -       dw_pcie_writel_rc(pp, upper_32_bits(pp->config.mem_bus_addr),
60 -                         PCIE_ATU_UPPER_TARGET);
61 -}
62 -
63 -static void dw_pcie_prog_viewport_io_outbound(struct pcie_port *pp)
64 -{
65 -       /* Program viewport 1 : OUTBOUND : IO */
66 -       dw_pcie_writel_rc(pp, PCIE_ATU_REGION_OUTBOUND | PCIE_ATU_REGION_INDEX1,
67 -                         PCIE_ATU_VIEWPORT);
68 -       dw_pcie_writel_rc(pp, PCIE_ATU_TYPE_IO, PCIE_ATU_CR1);
69 +       dw_pcie_writel_rc(pp, PCIE_ATU_TYPE_CFG1, PCIE_ATU_CR1);
70         dw_pcie_writel_rc(pp, PCIE_ATU_ENABLE, PCIE_ATU_CR2);
71 -       dw_pcie_writel_rc(pp, pp->io_base, PCIE_ATU_LOWER_BASE);
72 -       dw_pcie_writel_rc(pp, (pp->io_base >> 32), PCIE_ATU_UPPER_BASE);
73 -       dw_pcie_writel_rc(pp, pp->io_base + pp->config.io_size - 1,
74 -                         PCIE_ATU_LIMIT);
75 -       dw_pcie_writel_rc(pp, pp->config.io_bus_addr, PCIE_ATU_LOWER_TARGET);
76 -       dw_pcie_writel_rc(pp, upper_32_bits(pp->config.io_bus_addr),
77 -                         PCIE_ATU_UPPER_TARGET);
78  }
79  
80  static int dw_pcie_rd_other_conf(struct pcie_port *pp, struct pci_bus *bus,
81 @@ -322,11 +291,9 @@ static int dw_pcie_rd_other_conf(struct
82         if (bus->parent->number == pp->root_bus_nr) {
83                 dw_pcie_prog_viewport_cfg0(pp, busdev);
84                 ret = cfg_read(pp->va_cfg0_base + address, where, size, val);
85 -               dw_pcie_prog_viewport_mem_outbound(pp);
86         } else {
87                 dw_pcie_prog_viewport_cfg1(pp, busdev);
88                 ret = cfg_read(pp->va_cfg1_base + address, where, size, val);
89 -               dw_pcie_prog_viewport_io_outbound(pp);
90         }
91  
92         return ret;
93 @@ -345,11 +312,9 @@ static int dw_pcie_wr_other_conf(struct
94         if (bus->parent->number == pp->root_bus_nr) {
95                 dw_pcie_prog_viewport_cfg0(pp, busdev);
96                 ret = cfg_write(pp->va_cfg0_base + address, where, size, val);
97 -               dw_pcie_prog_viewport_mem_outbound(pp);
98         } else {
99                 dw_pcie_prog_viewport_cfg1(pp, busdev);
100                 ret = cfg_write(pp->va_cfg1_base + address, where, size, val);
101 -               dw_pcie_prog_viewport_io_outbound(pp);
102         }
103  
104         return ret;